JPS62186617A - 発振制御回路 - Google Patents
発振制御回路Info
- Publication number
- JPS62186617A JPS62186617A JP2936486A JP2936486A JPS62186617A JP S62186617 A JPS62186617 A JP S62186617A JP 2936486 A JP2936486 A JP 2936486A JP 2936486 A JP2936486 A JP 2936486A JP S62186617 A JPS62186617 A JP S62186617A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter
- input terminal
- oscillation
- external clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000010355 oscillation Effects 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は発振制御回路に関し、特にＣＭＯＳ型の半導体
集積回路の内部発振回路を制御する発振制御回路に関す
る。
集積回路の内部発振回路を制御する発振制御回路に関す
る。
近年、０Ｍ０８ｇを含む半導体集積回路に２いては、低
消Ｉｔ力化が進み、その一つとして、内部発振回路の発
振出力が必要ない時には元ｆＭを一時停止させ、半導体
集積回路の消費電力を極力減らすことが行なわれている
。
消Ｉｔ力化が進み、その一つとして、内部発振回路の発
振出力が必要ない時には元ｆＭを一時停止させ、半導体
集積回路の消費電力を極力減らすことが行なわれている
。
第２図は従来の発振制御口−の一例を示す回路図である
。
。
この回路は、半導体集積回路の内部口Ｎｒ６へのクロッ
ク信号の供給を内部発振により行なり場合は、外部クロ
ック入力端子５２と出力端子５３との間に水晶振動子５
１を接続する。この場合は、インバータ４とバイアス回
路５４と水晶振動子５１とから発振回路５が構成され、
バイアス回路５４は、発振停止信号５ＴＯＰがないとき
、スイッチ回路２のＮ型及びＰ型のトランジスタＱ−，
Ｑｓが導通状態になり、トランジスタＱ２．Ｑ、の持つ
抵抗分を介してインバータ４ＯＮ型及びＰ型のトランジ
スタＱｓ＋Ｑｙにバイアスを与え発振する。
ク信号の供給を内部発振により行なり場合は、外部クロ
ック入力端子５２と出力端子５３との間に水晶振動子５
１を接続する。この場合は、インバータ４とバイアス回
路５４と水晶振動子５１とから発振回路５が構成され、
バイアス回路５４は、発振停止信号５ＴＯＰがないとき
、スイッチ回路２のＮ型及びＰ型のトランジスタＱ−，
Ｑｓが導通状態になり、トランジスタＱ２．Ｑ、の持つ
抵抗分を介してインバータ４ＯＮ型及びＰ型のトランジ
スタＱｓ＋Ｑｙにバイアスを与え発振する。
一方、外部クロックにより内部回路６を駆動する場合は
、外部クロック入力端子から外部クロック信号ＣＫを入
力する。
、外部クロック入力端子から外部クロック信号ＣＫを入
力する。
また、この回路は、内部回路６から高レベルの発振停止
信号Ｓ ’Ｉ’ （１）Ｐがくると、第１のスイッチ回
路ｌのＮ型のトランジスタＱ１が導通状態になりインバ
ータ４の入力端を低レベルに固定し、同時に第２のスイ
ッチ回路２のトランジスタＱ２ 、Ｑｓが非導通状態に
なりバイアス回路５４を開放にし、発振口ｗｒ５の発振
を停止する構成となっている。
信号Ｓ ’Ｉ’ （１）Ｐがくると、第１のスイッチ回
路ｌのＮ型のトランジスタＱ１が導通状態になりインバ
ータ４の入力端を低レベルに固定し、同時に第２のスイ
ッチ回路２のトランジスタＱ２ 、Ｑｓが非導通状態に
なりバイアス回路５４を開放にし、発振口ｗｒ５の発振
を停止する構成となっている。
ところが上述した従来の発振制御回路は、内部発振によ
る動作時には特に問題は生じないが、外部クロックによ
る動作時には、内部回路６からの発振停止信号５ＴＯＰ
によってＮ型のトランジスタＱ、が導通状態になジイン
ガータ４０入力端が低レベルになるが、その場合でも外
部クロック信号ＣＫの供給が続行されるので、外部クロ
ック信号ＣＫが高レベルのとき、外部クロック入力端子
５２からＮ型のトランジスタＱ、全通して貫通′＆流が
流れ、電力が消費されるという欠点があった。
る動作時には特に問題は生じないが、外部クロックによ
る動作時には、内部回路６からの発振停止信号５ＴＯＰ
によってＮ型のトランジスタＱ、が導通状態になジイン
ガータ４０入力端が低レベルになるが、その場合でも外
部クロック信号ＣＫの供給が続行されるので、外部クロ
ック信号ＣＫが高レベルのとき、外部クロック入力端子
５２からＮ型のトランジスタＱ、全通して貫通′＆流が
流れ、電力が消費されるという欠点があった。
さらにこのとき、インバータ４０入力端は低レベルでも
高レベルでもない中間レベルとなるので、インバータ４
を構成するＰ型及びＮｆｉのトランジスタＱ６．Ｑ？を
通しても貫通電流が流れ、電力が消費されるという欠点
がめった。
高レベルでもない中間レベルとなるので、インバータ４
を構成するＰ型及びＮｆｉのトランジスタＱ６．Ｑ？を
通しても貫通電流が流れ、電力が消費されるという欠点
がめった。
本発明の目的は、外部クロック動作時に、外部クロック
入力端子から第１のスイッチ回路のトランジスタに流れ
込む貫通電流と、発振回路を構成するインバータのトラ
ンジスタを流れる貫通電流とを遮断することにより、消
費電力が低減できる発振制御回路を提供することにある
。
入力端子から第１のスイッチ回路のトランジスタに流れ
込む貫通電流と、発振回路を構成するインバータのトラ
ンジスタを流れる貫通電流とを遮断することにより、消
費電力が低減できる発振制御回路を提供することにある
。
本発明の発振制御回路は、ＣＭＯＳ型の半導体集積回路
の内部回路に供給するクロック信号を出力し発振回路の
構成要素となるインバータと、このインバータの入力端
を前記内部回路からの発振停止信号に、、ｃ９一方のレ
ベルに固定して前記発振回路の発振を停止させる第１の
スイッチ回路と、前記インバータの入力端と出力増との
間に接続され前記発振停止信号に、Ｊ：ｖ前記インバー
タのバイアス回路を開放にする第２のスイッチ回路と、
前記内部回路が駆動される外部クロック信号を前記イン
バータの入力端に供給する外部クロック入力端子とを有
する発振制御回路において、前記第１のスイッチ回路お
よび前記インバータの入力端の接続点と前記外部クロッ
ク入力端子との間に前記発振停止信号により開放となる
第３のスイッチ回路を設けて構成される。
の内部回路に供給するクロック信号を出力し発振回路の
構成要素となるインバータと、このインバータの入力端
を前記内部回路からの発振停止信号に、、ｃ９一方のレ
ベルに固定して前記発振回路の発振を停止させる第１の
スイッチ回路と、前記インバータの入力端と出力増との
間に接続され前記発振停止信号に、Ｊ：ｖ前記インバー
タのバイアス回路を開放にする第２のスイッチ回路と、
前記内部回路が駆動される外部クロック信号を前記イン
バータの入力端に供給する外部クロック入力端子とを有
する発振制御回路において、前記第１のスイッチ回路お
よび前記インバータの入力端の接続点と前記外部クロッ
ク入力端子との間に前記発振停止信号により開放となる
第３のスイッチ回路を設けて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。
この実施例が第２図に示す従来の発振制御回路と相違す
る点は、インバータ４の入力端および第１のスイッチ回
路１の接続点と外部クロック入力端子５２との間に、発
振停止信号５Ｔ（ＪＰに工って開放となる第３のスイッ
チ回路３を設けた点である０ 内部回路６からの高レベルの発振停止信号５ＴＯＰにエ
フ、第１のスイッチ回路１ＯＮ型のトランジスタＱ、は
導通状態となり、インバータ４の入力端を低レベルに固
定する。また、同時に第３のスイッチ回路のＮ型及びＰ
型のトランジスタＱ、、Ｑ。
る点は、インバータ４の入力端および第１のスイッチ回
路１の接続点と外部クロック入力端子５２との間に、発
振停止信号５Ｔ（ＪＰに工って開放となる第３のスイッ
チ回路３を設けた点である０ 内部回路６からの高レベルの発振停止信号５ＴＯＰにエ
フ、第１のスイッチ回路１ＯＮ型のトランジスタＱ、は
導通状態となり、インバータ４の入力端を低レベルに固
定する。また、同時に第３のスイッチ回路のＮ型及びＰ
型のトランジスタＱ、、Ｑ。
が非導通状態となるため、外部クロック信号ＣＫは遮断
され、インバータ４の入力端とトランジスタＱ、との接
続点には到達しない。
され、インバータ４の入力端とトランジスタＱ、との接
続点には到達しない。
従って、外部クロックによる動作時に、外部クロック信
号ＣＫが高レベルになっても、インバータ４の入力端と
トランジスタＱＩとの接続点は低レベルのままであるの
で、トランジスタ（Ｊ＋ とインバータ４を構成してい
るＮ型及びＰ型のトランジスタＱ、、Ｑγには貫通電流
が流れることはない。
号ＣＫが高レベルになっても、インバータ４の入力端と
トランジスタＱＩとの接続点は低レベルのままであるの
で、トランジスタ（Ｊ＋ とインバータ４を構成してい
るＮ型及びＰ型のトランジスタＱ、、Ｑγには貫通電流
が流れることはない。
以上説明したように本発明は、発振回路を構成するイン
バータの入力端および第１のスイッチ回路の接続点と、
外部クロクク入力端子との間に、発振停止信号にＬ！ｌ
ｌ開放となる第３のスイッチ回路を設けることにエリ、
外部クロック動作時に、外部クロック入力端子から第１
のスイッチ回路のトランジスタに流れ込む貫通電流と、
発振回路を構成するインバータのトランジスタを流れる
［４電流とをｔ４所することができ、消ｇｔ電力を低減
することができる効果がるる。
バータの入力端および第１のスイッチ回路の接続点と、
外部クロクク入力端子との間に、発振停止信号にＬ！ｌ
ｌ開放となる第３のスイッチ回路を設けることにエリ、
外部クロック動作時に、外部クロック入力端子から第１
のスイッチ回路のトランジスタに流れ込む貫通電流と、
発振回路を構成するインバータのトランジスタを流れる
［４電流とをｔ４所することができ、消ｇｔ電力を低減
することができる効果がるる。
第１図は本発明の一実施例の回路図、第２図は従来の発
振制御回路の一例を示す回路図でおる。 １．２．３・・・・・・スイッチ回路、４・・・・・・
インバータ、５・・・・・・発振回路、６・・・・・・
内部回路、２１・・・・−・インバータ、５１・・・・
・・水晶振動子、５２・・・・・・外部クロック入力端
子、５３・・・・・・出力端子、５４・・・・・・バイ
アス回路、Ｑｔ〜Ｑ７・・・・・・トランジスタ。 代理人 弁理士 内 原 晋 −＼・
）
振制御回路の一例を示す回路図でおる。 １．２．３・・・・・・スイッチ回路、４・・・・・・
インバータ、５・・・・・・発振回路、６・・・・・・
内部回路、２１・・・・−・インバータ、５１・・・・
・・水晶振動子、５２・・・・・・外部クロック入力端
子、５３・・・・・・出力端子、５４・・・・・・バイ
アス回路、Ｑｔ〜Ｑ７・・・・・・トランジスタ。 代理人 弁理士 内 原 晋 −＼・
）
Claims (1)
- ＣＭＯＳ型の半導体集積回路の内部回路に供給するクロ
ック信号を出力し発振回路の構成要素となるインバータ
と、このインバータの入力端を前記内部回路からの発振
停止信号により一方のレベルに固定して前記発振回路の
発振を停止させる第１のスイッチ回路と、前記インバー
タの入力端と出力端との間に接続され前記発振停止信号
により前記インバータのバイアス回路を開放にする第２
のスイッチ回路と、前記内部回路が駆動される外部クロ
ック信号を前記インバータの入力端に供給する外部クロ
ック入力端子とを有する発振制御回路において、前記第
１のスイッチ回路および前記インバータの入力端の接続
点と前記外部クロック入力端子との間に前記発振停止信
号により開放となる第３のスイッチ回路を設けたことを
特徴とする発振制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2936486A JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2936486A JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62186617A true JPS62186617A (ja) | 1987-08-15 |
| JPH0548968B2 JPH0548968B2 (ja) | 1993-07-23 |
Family
ID=12274119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2936486A Granted JPS62186617A (ja) | 1986-02-12 | 1986-02-12 | 発振制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62186617A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223703A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | 発振制御回路 |
| EP0658974A1 (en) * | 1993-12-17 | 1995-06-21 | Nec Corporation | Oscillator circuit having a CMOS inverter and resonant element |
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
-
1986
- 1986-02-12 JP JP2936486A patent/JPS62186617A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223703A (ja) * | 1988-07-12 | 1990-01-25 | Nec Corp | 発振制御回路 |
| EP0658974A1 (en) * | 1993-12-17 | 1995-06-21 | Nec Corporation | Oscillator circuit having a CMOS inverter and resonant element |
| US5453719A (en) * | 1993-12-17 | 1995-09-26 | Nec Corporation | Oscillator circuit generating oscillation signal responsive to one of resonant element and external clock signal |
| JP2000188546A (ja) * | 1998-12-21 | 2000-07-04 | Nec Corp | Ｐｌｌのロック判定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548968B2 (ja) | 1993-07-23 |
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