JPS62172441A - マルチｃｐｕシステムの暴走検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のＣＰＵ　（中央処理装置）を有するシ
ステムにおいて、１個以上のＣＰＵが暴走したとき、シ
ステムが回復不可能な状態になることを防止することに
より、システムの安定化を図るための暴走検出装置に関
するものである。

（従来技術〕 従来のマルチＣＰＵ　（中央処理装置）システムの暴走
検出装置は、複数のＣＰＵの各々に、一定周期のクロッ
ク信号を入力している暴走検出用タイマが設けられてい
る。各タイマは、対応するＣＰＵにより、そのＣＰＵの
正常動作時には、プログラムに応じてリセットされてい
る。従って、ＣＰＵの暴走時にはタイマがリセットされ
なくなり、このため前記タイマからタイムアウト信号が
出力されて暴走が検出される。そして、このような装置
では、暴走検出用タイマの１つでもタイムアウト信号が
出力されると、システム全体をリセットするか、或いは
、暴走したＣＰＵだけをリセットするように構成されて
いた。

ところが、上記従来の構造では、システム全体をリセッ
トするものにあっては、その時の状態が全て失われてし
まい、正常に動作しているＣＰＵ内のデータも保持でき
ないという欠点があった。

又、暴走したＣＰＵだけをリセットするものでは、ＣＰ
Ｕをリセットすることにより他のＣＰＵとデ−タの送受
信を行う入出力部も初期状態化されるため、他のＣＰＵ
が無限ループへ入り込む可能性があるという問題があっ
た。

〔発明の目的〕

本発明は、上記従来の問題点を考慮してなされたもので
あって、複数のＣＰＵを使用したシステムにおいて、１
個以上のＣＰＵが暴走した場合でも、正常に動作してい
るＣＰＵ内のデータを保存させると共に、無限ループに
入り込むことを防止し得るようにしたマルチＣＰＵシス
テムの暴走検出装置の提供を目的とするものである。

〔発明の構成〕

本発明に係るマルチＣＰＵシステムの暴走検出装置は、
上記の目的を達成するために、複数のＣＰＵと、これら
ＣＰＵに対応して各ＣＰＵの異常時に異常検出信号を出
力する暴走検出用タイマを有するマルチＣＰＵシステム
の暴走検出装置において、前記の各ＣＰＵは対応するタ
イマの異常検出信号によりリセットされ、かつ、前記異
常検出信号が所定の他のＣＰＵにて読み込まれるように
設定したことを特徴とする。

上記のマルチＣＰＵシステムの暴走検出装置は、各ＣＰ
Ｕをリセットするための暴走検出用タイマのタイムアウ
ト出力である異常検出信号を所定の他のＣＰＵにより監
視する構成とすることにより、ＣＰＵが暴走した場合、
所定の他のｃｐｕは前記ＣＰＵが暴走したことを判断し
て、この暴走したＣＰＵのリセットの処理が終了するま
で、暴走したＣＰＵの出力を無視することができるため
、正常動作のＣＰＵ内のデータは保存されると共に、無
限ループに入り込むことも防止できるようにしたもので
ある。

〔実施例〕

本発明の一実施例を第１図に基づいて以下に説明する。

第１図は２個のＣＰＵＩ・２を有するマルチＣＰＵ（中
央処理装置）システムの暴走検出装置を示す。データの
送受信を相互間で行っているＣＰＵ１・２が設けられ、
これらＣＰＵＩ・２に対応してそれぞれのＣＰＵＩ・２
の暴走検出用のタイマ３・４が設けられている。タイマ
３・４には一定周期のクロック信号が入力されており、
正常状態ではプログラムにより一定間隔のリセット信号
がＣＰＵＩからタイマ３へ、そしてＣＰＵ２からタイマ
４へそれぞれ送出されている。また、タイマ３・４から
は、対応する各ＣＰＵＩ・２からリセット信号が入力さ
れなくなると、異常検出信号であるタイムアウト信号が
出力される。タイマ３の出力信号線５は、ＣＰＵＩのリ
セット信号受信端子ｌｂ及びＣＰＵ２の入力信号受信端
子２ａに接続されている。同様に、タイマ４の出力信号
線６は、ＣＰＵ２のリセット信号受信端子２ｂ及びＣＰ
Ｕ　ｌの入力信号受信端子１ａに接続されている。

上記の構成において、ＣＰＵ１が暴走した場合、タイマ
３ヘリセット信号がＣＰＵＩから送出されな（なる。従
って、タイマ３は、暴走前にＣＰＵ１から最後のリセッ
ト信号を受信した後、一定時間が経過するとタイムアウ
ト信号を出力する。このタイムアウト信号を受けること
により、暴走中のＣＰＵ　ｌはリセットされると共に、
ＣＰＵ２ではＣＰＵＩのリセットの完了が判断される。

即ち、ＣＰＵ２は、ＣＰＵＩが暴走したことを判断でき
ることにより、ＣＰＵ１のリセットの完了するまで、Ｃ
ＰＵＩの出力を無視できる。従って、ＣＰＵ２内のデー
タは保存されると共に、ＣＰＵ　１とＣＰＵ２の間で無
限ループに入り込むことも防止できるものである。

尚、暴走したＣＰＵがリセットされた後、データ信号の
送受信を開始するタイミングに問題を生ずることが考え
られる。しかし、正常なＣＰＵは暴走していたＣＰＵが
リセットされたことを判断してからデータ信号の送受信
を開始するようになっているので、データ信号を送受信
するタイミングにおける不都合は生じない。

〔発明の効果〕 本発明に係るマルチＣＰＵシステムの暴走検出装置は、
以上のように、複数のＣＰＵと、これらＣＰＬＪに対応
し、このＣＰＵの異常時に異常検出信号を出力する暴走
検出用タイマを有するマルチ′ＣＰＵシステムの暴走検
出装置において、前記の各ＣＰＵは、対応するタイマの
異常検出信号によりリセットされ、かつ、前記異常検出
信号が所定の他のＣＰＵにて読み込まれるように設定し
た構成である。それ故、１個以上のＣＰＵが暴走した場
合、この暴走したＣＰＵを検出し、そして、リセットし
ても、正常なＣＰＵはその内部データを保存できると共
に、暴走したＣＰＵをリセットすることにより無限ルー
プに入り込んでしまうという事態を防止することができ
る。これにより、マルチＣＰＵシステムの安定性を向上
することができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・２はＣＰＵ、３・４はタイマ、５はタイマ３の出力
信号線、６はタイマ４の出力信号線である。

Claims (1)

【特許請求の範囲】
1. １．　複数のＣＰＵと、これらＣＰＵに対応し、このＣ
   ＰＵの異常時に異常検出信号を出力する暴走検出用タイ
   マを有するマルチＣＰＵシステムの暴走検出装置におい
   て、前記の各ＣＰＵは、対応するタイマの異常検出信号
   によりリセットされ、かつ、前記異常検出信号が所定の
   他のＣＰＵにて読み込まれるように設定したことを特徴
   とするマルチＣＰＵシステムの暴走検出装置。