JP2659067B2 - マイクロコンピュータのリセット回路 - Google Patents
マイクロコンピュータのリセット回路Info
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- JP2659067B2 JP2659067B2 JP63140726A JP14072688A JP2659067B2 JP 2659067 B2 JP2659067 B2 JP 2659067B2 JP 63140726 A JP63140726 A JP 63140726A JP 14072688 A JP14072688 A JP 14072688A JP 2659067 B2 JP2659067 B2 JP 2659067B2
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- Japan
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- reset
- microcomputer
- watchdog timer
- circuit
- timer circuit
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロコンピュータ（以下、マイコン
とも呼称する）に関し、特にマイクロコンピュータのリ
セット回路に関するものである。
とも呼称する）に関し、特にマイクロコンピュータのリ
セット回路に関するものである。
従来、マイクロコンピュータにおいては、いわゆるウ
ォッチドッグタイマを用いてソフトウェアの暴走やハー
ドウェアの異常等を検出することが行われている。これ
は、マイコンの動作が正常であれば、そのことを示すパ
ルス（ウォッチドッグパルス）Ｗを所定周期で出力し、
これによってタイマ（ウォッチドッグタイマ）をその所
定周期毎にリセットし、このウォッチドッグパルスＷが
欠落するかまたは周期が所定値を超えると、ウォッチド
ッグタイマがタイムアップすることによりマイコンにリ
セット信号を出力して、マイコンにリセット／再起動、
あるいは警報出力等、リセット割込みによる所定の動作
（例外処理）を行わせるようにしたものである。
ォッチドッグタイマを用いてソフトウェアの暴走やハー
ドウェアの異常等を検出することが行われている。これ
は、マイコンの動作が正常であれば、そのことを示すパ
ルス（ウォッチドッグパルス）Ｗを所定周期で出力し、
これによってタイマ（ウォッチドッグタイマ）をその所
定周期毎にリセットし、このウォッチドッグパルスＷが
欠落するかまたは周期が所定値を超えると、ウォッチド
ッグタイマがタイムアップすることによりマイコンにリ
セット信号を出力して、マイコンにリセット／再起動、
あるいは警報出力等、リセット割込みによる所定の動作
（例外処理）を行わせるようにしたものである。
上記のようなマイクロコンピュータにおいては、第４
図（ａ）に示すように、ウォッチドッグパルスＷを監視
するウォッチドッグタイマ回路41からのリセット信号
は、電源オン時にリセット信号を出力し、また電源電圧
異常時にリセット信号を出力する機能を合わせ持つパワ
ーオンリセット回路42のリセット信号出力とワイヤード
オア接続されてマイコンCPU）40▲▼入力端
子に入力されるか、または第４図（ｂ）に示すように、
CPU40の▲▼入力端子に入力されるパワーオ
ンリセット回路42リセット信号出力と分離して、▲
▼（マスク不能割込み）入力端子に入力される。
図（ａ）に示すように、ウォッチドッグパルスＷを監視
するウォッチドッグタイマ回路41からのリセット信号
は、電源オン時にリセット信号を出力し、また電源電圧
異常時にリセット信号を出力する機能を合わせ持つパワ
ーオンリセット回路42のリセット信号出力とワイヤード
オア接続されてマイコンCPU）40▲▼入力端
子に入力されるか、または第４図（ｂ）に示すように、
CPU40の▲▼入力端子に入力されるパワーオ
ンリセット回路42リセット信号出力と分離して、▲
▼（マスク不能割込み）入力端子に入力される。
上記のようなウォッチドッグタイマ回路を有するマイ
クロコンピュータにあって、ウォッチドッグタイマ回路
の故障発生率は必ずしも低くないのにかかわらず、ウォ
ッチドッグタイマ回路の故障検知は今までなされていな
かった。このようにウォッチドッグタイマ回路に故障が
発生しても検知されないとすると、他の回路で故障が発
生したり、あるいはノイズ等でマイコンが暴走した時
等、そのマイコンを用いたシステムにとって不具合な出
力が長時間出力される事態を招く危険性がある。
クロコンピュータにあって、ウォッチドッグタイマ回路
の故障発生率は必ずしも低くないのにかかわらず、ウォ
ッチドッグタイマ回路の故障検知は今までなされていな
かった。このようにウォッチドッグタイマ回路に故障が
発生しても検知されないとすると、他の回路で故障が発
生したり、あるいはノイズ等でマイコンが暴走した時
等、そのマイコンを用いたシステムにとって不具合な出
力が長時間出力される事態を招く危険性がある。
そのため、ウォッチドッグタイマ回路の故障検知は極
めて望ましいが、上記の第４図（ａ）に示すようなウォ
ッチドッグタイマ回路41のリセット信号をパワーオンリ
セット回路42の出力と共にワイヤードオア接続して、マ
イコン40の▲▼入力端子に入力するリセット
回路では、ウォッチドッグタイマ回路41の故障検出は不
可能である。
めて望ましいが、上記の第４図（ａ）に示すようなウォ
ッチドッグタイマ回路41のリセット信号をパワーオンリ
セット回路42の出力と共にワイヤードオア接続して、マ
イコン40の▲▼入力端子に入力するリセット
回路では、ウォッチドッグタイマ回路41の故障検出は不
可能である。
即ち、第４図（ａ）の回路では、ウォッチドッグタイ
マ回路41の故障検出を行うために、例えばウォッチドッ
グタイマ回路41に異常なウォッチドッグパルスまたはテ
スト信号を入力する等により強制的にリセット信号を出
力させると、CPU40にリセットが掛かり、内部の初期化
が行われるため、ウォッチドッグタイマ回路41の故障検
出はできなくなる。また、この回路ではウォッチドッグ
タイマ回路41からのリセット信号と他の回路からのリセ
ット信号との識別が不可能である。
マ回路41の故障検出を行うために、例えばウォッチドッ
グタイマ回路41に異常なウォッチドッグパルスまたはテ
スト信号を入力する等により強制的にリセット信号を出
力させると、CPU40にリセットが掛かり、内部の初期化
が行われるため、ウォッチドッグタイマ回路41の故障検
出はできなくなる。また、この回路ではウォッチドッグ
タイマ回路41からのリセット信号と他の回路からのリセ
ット信号との識別が不可能である。
他方、第４図（ｂ）の回路では、ウォッチドッグタイ
マ回路41の故障検出は可能であるが、NMI動作はマイク
ロプログラムレベルの暴走の場合、割込みが効かない場
合もあり得るし、さらには、NMI動作は一般的にマイコ
ン内部のハードウェアを完全にはリセットしないため、
NMI動作の直後にマイコンが異常出力をしてしまうこと
があり得る等の問題がある。
マ回路41の故障検出は可能であるが、NMI動作はマイク
ロプログラムレベルの暴走の場合、割込みが効かない場
合もあり得るし、さらには、NMI動作は一般的にマイコ
ン内部のハードウェアを完全にはリセットしないため、
NMI動作の直後にマイコンが異常出力をしてしまうこと
があり得る等の問題がある。
この発明は、上記の事情に鑑みなされたもので、その
目的は、ウォッチドッグタイマ回路の故障検出が可能で
マイクロコンピュータの信頼性を向上させ得るマイクロ
コンピュータのリセット回路を提供することにある。
目的は、ウォッチドッグタイマ回路の故障検出が可能で
マイクロコンピュータの信頼性を向上させ得るマイクロ
コンピュータのリセット回路を提供することにある。
上記目的達成のため、この発明は、ウォッチドッグタ
イマ回路を有するマイクロコンピュータのリセット回路
において、互いに相異なる割込みベクトルが割り当てら
れたリセット割込み用の２つのリセット入力信号線を設
け、これら２つのリセット入力信号線にウォッチドッグ
タイマ回路のリセット信号出力とウォッチドッグタイマ
回路以外のリセット信号出力をそれぞれ互いに独立に入
力するようにしたものである。
イマ回路を有するマイクロコンピュータのリセット回路
において、互いに相異なる割込みベクトルが割り当てら
れたリセット割込み用の２つのリセット入力信号線を設
け、これら２つのリセット入力信号線にウォッチドッグ
タイマ回路のリセット信号出力とウォッチドッグタイマ
回路以外のリセット信号出力をそれぞれ互いに独立に入
力するようにしたものである。
なお、ウォッチドッグタイマ回路をマイクロコンピュ
ータに内蔵されたものでも外付けされたものでも良い。
ータに内蔵されたものでも外付けされたものでも良い。
上記の構成を有するこの発明のマイクロコンピュータ
のリセット回路にあって、ウォッチドッグタイマ回路か
らのリセット信号はウォッチドッグタイマ回路以外の回
路からのリセット信号と異なるリセット入力信号線に入
力されるので、ウォッチドッグタイマ回路からのリセッ
ト信号と他の回路からのリセット信号とを識別すること
ができる。この場合、ウォッチドッグタイマ回路用のリ
セット入力信号線には他の回路用のリセット入力信号線
とは異なる割込みベクトルが与えられており、ウォッチ
ドッグタイマ回路からリセット信号が入力されると、そ
のベクトルへのジャンプによって独特のリセット割込み
処理が実行される。また、どちらのリセット入力信号線
にリセット信号が入力されてもマイコン内部が初期化さ
れるので、▲▼入力端子にリセット信号を入力す
る場合のように、暴走の種類次第で割込みが効かないと
いうような事態は解消される。
のリセット回路にあって、ウォッチドッグタイマ回路か
らのリセット信号はウォッチドッグタイマ回路以外の回
路からのリセット信号と異なるリセット入力信号線に入
力されるので、ウォッチドッグタイマ回路からのリセッ
ト信号と他の回路からのリセット信号とを識別すること
ができる。この場合、ウォッチドッグタイマ回路用のリ
セット入力信号線には他の回路用のリセット入力信号線
とは異なる割込みベクトルが与えられており、ウォッチ
ドッグタイマ回路からリセット信号が入力されると、そ
のベクトルへのジャンプによって独特のリセット割込み
処理が実行される。また、どちらのリセット入力信号線
にリセット信号が入力されてもマイコン内部が初期化さ
れるので、▲▼入力端子にリセット信号を入力す
る場合のように、暴走の種類次第で割込みが効かないと
いうような事態は解消される。
ウォッチドッグタイマ回路の故障検出を行うには、例
えば電源オン時、パワーオンリセットが解除された後の
イニシャルチェック時にマイコンの指定されたポートか
ら異常なウォッチドッグパルス信号をウォッチドッグタ
イマ回路へ入力し、ウォッチドッグタイマ回路からマイ
コンのウォッチドッグタイマ回路用のリセット入力信号
線へリセット信号を強制的に入力させ、マイコンがリセ
ットされるかどうかをチェックする。このリセット入力
によってマイコン内部は初期化され、レジスタ類がクリ
アされると共に、所定のベクトルへのジャンプが行わ
れ、そのベクトルの命令が実行される。
えば電源オン時、パワーオンリセットが解除された後の
イニシャルチェック時にマイコンの指定されたポートか
ら異常なウォッチドッグパルス信号をウォッチドッグタ
イマ回路へ入力し、ウォッチドッグタイマ回路からマイ
コンのウォッチドッグタイマ回路用のリセット入力信号
線へリセット信号を強制的に入力させ、マイコンがリセ
ットされるかどうかをチェックする。このリセット入力
によってマイコン内部は初期化され、レジスタ類がクリ
アされると共に、所定のベクトルへのジャンプが行わ
れ、そのベクトルの命令が実行される。
以下、この発明によるマイクロコンピュータのリセッ
ト回路の一実施例について第１図乃至第３図を参照しつ
つ説明する。
ト回路の一実施例について第１図乃至第３図を参照しつ
つ説明する。
第１図はこの発明のマイクロコンピュータのリセット
回路を組み込んだマイコンシステムの一実施例を示し、
図示実施例のシステムは、マイクロコンピュータ（CP
U）10、電源オン時にリセット信号を出力し、また電源
電圧を常時監視して電源電圧異常時にはリセット信号を
出力する機能を合わせ持つパワーオンリセット回路11、
CPU10のウォッチドッグパルスＷを監視して、その異常
検出時にリセット信号を出力するウォッチドッグタイマ
回路12、プログラム記憶用のROM（リードオンリーメモ
リ）13、データ記憶用のRAM（ランダムアクセスメモ
リ）14、各種センサや制御対象機器に接続されたI/O
（入出力）インターフェース15等で構成されている。
回路を組み込んだマイコンシステムの一実施例を示し、
図示実施例のシステムは、マイクロコンピュータ（CP
U）10、電源オン時にリセット信号を出力し、また電源
電圧を常時監視して電源電圧異常時にはリセット信号を
出力する機能を合わせ持つパワーオンリセット回路11、
CPU10のウォッチドッグパルスＷを監視して、その異常
検出時にリセット信号を出力するウォッチドッグタイマ
回路12、プログラム記憶用のROM（リードオンリーメモ
リ）13、データ記憶用のRAM（ランダムアクセスメモ
リ）14、各種センサや制御対象機器に接続されたI/O
（入出力）インターフェース15等で構成されている。
ウォッチドッグタイマ回路のリセット信号出力は、ベ
クトル０が割り当てられたパワーオンリセット回路11の
リセット入力端子▲▼とは別個に設けら
れ、割込みベクトル１が割り当てられたリセット入力端
子▲▼に接続されている。
クトル０が割り当てられたパワーオンリセット回路11の
リセット入力端子▲▼とは別個に設けら
れ、割込みベクトル１が割り当てられたリセット入力端
子▲▼に接続されている。
この実施例のマイコンシステムは、まず電源オンによ
ってパワーオンリセット回路11からのリセット信号出力
により▲▼（第３図のフローチャートのス
テップ300）の割込みが行われ、ベクトル０の命令によ
りτ０（第２図）においてマイコンが初期設定され、立
ち上がる。次に、マイコンの特定のポート（例えばポー
トＷ）が設定され（ステップ301）、ウォッチドッグタ
イマをリセットするためのウォッチドッグパルスＷがウ
ォッチドッグタイマ回路12へ出力される（τ１）。
ってパワーオンリセット回路11からのリセット信号出力
により▲▼（第３図のフローチャートのス
テップ300）の割込みが行われ、ベクトル０の命令によ
りτ０（第２図）においてマイコンが初期設定され、立
ち上がる。次に、マイコンの特定のポート（例えばポー
トＷ）が設定され（ステップ301）、ウォッチドッグタ
イマをリセットするためのウォッチドッグパルスＷがウ
ォッチドッグタイマ回路12へ出力される（τ１）。
次に、CPU10側でプログラムによりウォッチドッグパ
ルスＷを上記タイムアップ時間ｔ以上に亘って出力しな
いことによって、つまり第２図のτ２のタイミングでの
ウォッチドッグパルスＷを禁止することでウォッチドッ
グタイマ回路12が正常であれば、ウォッチドッグタイマ
回路12のリセット信号がCPU10の▲▼の入
力端子に出力され（τ３）、割込みベクトル１の処理を
実行し（τ4;ステップ304）、イニシャルチェックルー
チンが実行される（ステップ305）。一方、ステップ302
から上記タイムアップ時間ｔを経過してもウォッチドッ
グタイム回路12よりCPU10の▲▼にリセッ
ト信号が入力されないと、CPU10はウォッチドッグタイ
マ回路12の機能が異常と判定して、システムダウンモー
ドに入る（ステップ303）。
ルスＷを上記タイムアップ時間ｔ以上に亘って出力しな
いことによって、つまり第２図のτ２のタイミングでの
ウォッチドッグパルスＷを禁止することでウォッチドッ
グタイマ回路12が正常であれば、ウォッチドッグタイマ
回路12のリセット信号がCPU10の▲▼の入
力端子に出力され（τ３）、割込みベクトル１の処理を
実行し（τ4;ステップ304）、イニシャルチェックルー
チンが実行される（ステップ305）。一方、ステップ302
から上記タイムアップ時間ｔを経過してもウォッチドッ
グタイム回路12よりCPU10の▲▼にリセッ
ト信号が入力されないと、CPU10はウォッチドッグタイ
マ回路12の機能が異常と判定して、システムダウンモー
ドに入る（ステップ303）。
上記ステップ305のイニシャルチェックでウォッチド
ッグタイマ回路12以外の部分に異常があれば、やはりシ
ステムダウンモードに入る（ステップ308）。このイニ
シャルチェックで異常がなければ、τ５において通常制
御のルーチンへ移行する（ステップ307）。この通常制
御ルーチンの実行中、CPU10は、常時ウォッチドッグタ
イマ回路12からのリセット信号出力の有無を監視し、例
えばτ６においてマイコン側の何等かの異常によりウォ
ッチドッグパルスＷが異常となり、▲▼に
リセット信号が入力されると（τ７）、割込みベクトル
１の処理を再び行う（ステップ304）。
ッグタイマ回路12以外の部分に異常があれば、やはりシ
ステムダウンモードに入る（ステップ308）。このイニ
シャルチェックで異常がなければ、τ５において通常制
御のルーチンへ移行する（ステップ307）。この通常制
御ルーチンの実行中、CPU10は、常時ウォッチドッグタ
イマ回路12からのリセット信号出力の有無を監視し、例
えばτ６においてマイコン側の何等かの異常によりウォ
ッチドッグパルスＷが異常となり、▲▼に
リセット信号が入力されると（τ７）、割込みベクトル
１の処理を再び行う（ステップ304）。
以上説明したように、この発明のマイクロコンピュー
タのリセット回路は、ウォッチドッグタイマ回路のリセ
ット信号用のリセット入力信号線をその他の回路用のリ
セット入力信号線と別個に設け、それぞれ互いに異なる
割込みベクトルを割り当てたため、このように僅かの回
路及びソフトウェアの追加するだけで、ウォッチドッグ
タイマ回路の故障検出が可能となり、マイクロコンピュ
ータあるいはマイコンシステムの信頼性向上に少なから
ず貢献し得る。
タのリセット回路は、ウォッチドッグタイマ回路のリセ
ット信号用のリセット入力信号線をその他の回路用のリ
セット入力信号線と別個に設け、それぞれ互いに異なる
割込みベクトルを割り当てたため、このように僅かの回
路及びソフトウェアの追加するだけで、ウォッチドッグ
タイマ回路の故障検出が可能となり、マイクロコンピュ
ータあるいはマイコンシステムの信頼性向上に少なから
ず貢献し得る。
第１図はこの発明によるマイクロコンピュータのリセッ
ト回路を適用したマイクロコンピュータシステムの一実
施例のブロック図、第２図及び第３図はそれぞれこの実
施例の動作を説明するためのタイミング図及びフローチ
ャート、第４図（ａ）及び（ｂ）はそれぞれ従来技術に
よるマイクロコンピュータのリセット回路の一例を示す
ブロック図である。 10……マイクロコンピュータ（CPU）、 11……パワーオンリセット回路、 12……ウォッチドッグタイマ回路、 Ｗ……ウォッチドッグパルス、 ▲▼，▲▼……リセット入力
端子。
ト回路を適用したマイクロコンピュータシステムの一実
施例のブロック図、第２図及び第３図はそれぞれこの実
施例の動作を説明するためのタイミング図及びフローチ
ャート、第４図（ａ）及び（ｂ）はそれぞれ従来技術に
よるマイクロコンピュータのリセット回路の一例を示す
ブロック図である。 10……マイクロコンピュータ（CPU）、 11……パワーオンリセット回路、 12……ウォッチドッグタイマ回路、 Ｗ……ウォッチドッグパルス、 ▲▼，▲▼……リセット入力
端子。
Claims (3)
- 【請求項１】マイクロコンピュータのリセット回路にお
いて、互いに相異なる割込みベクトルが割り当てられた
リセット割込み用の２つのリセット入力信号線を設け、
これら２つのリセット入力信号線にウォッチドッグタイ
マ回路のリセット信号出力とウォッチドッグタイマ回路
以外のリセット信号出力をそれぞれ互いに独立に入力す
るようにしたことを特徴とするマイクロコンピュータの
リセット回路。 - 【請求項２】ウォッチドッグタイマ回路をマイクロコン
ピュータ内部に有することを特徴とする請求項１記載の
マイクロコンピュータのリセット回路。 - 【請求項３】ウォッチドッグタイマ回路をマイクロコン
ピュータに外付けしたことを特徴とする請求項１記載の
マイクロコンピュータのリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140726A JP2659067B2 (ja) | 1988-06-08 | 1988-06-08 | マイクロコンピュータのリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140726A JP2659067B2 (ja) | 1988-06-08 | 1988-06-08 | マイクロコンピュータのリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01310422A JPH01310422A (ja) | 1989-12-14 |
| JP2659067B2 true JP2659067B2 (ja) | 1997-09-30 |
Family
ID=15275280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140726A Expired - Lifetime JP2659067B2 (ja) | 1988-06-08 | 1988-06-08 | マイクロコンピュータのリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659067B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638257B2 (ja) * | 1990-05-16 | 1997-08-06 | 株式会社ユアサコーポレーション | 制御電源の異常処理回路 |
| JP2616140B2 (ja) * | 1990-05-22 | 1997-06-04 | 日本電気株式会社 | マイクロコンピュータ |
| JP2004259137A (ja) | 2003-02-27 | 2004-09-16 | Denso Corp | 電子制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163151A (ja) * | 1986-01-14 | 1987-07-18 | Matsushita Electric Ind Co Ltd | 待機メモリ初期化方法 |
-
1988
- 1988-06-08 JP JP63140726A patent/JP2659067B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01310422A (ja) | 1989-12-14 |
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