JPH01319834A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置が実行するプログラムの異常ルー
プや暴走に基づいてシステムの異常を検出するためのウ
ォッチドッグタイマを備えたデータ処理システムさらに
はそれにおけるリセット処理に関し、例えばウォッチド
ッグタイマを内蔵するシングルチップマイクロコンピュ
ータに適用して有効な技術に関するものである。

〔従来技術〕

シングルチップマイクロコンピュータのようなデータ処
理用ＬＳＩ（大規模集積回路）を含むデータ処理システ
ムでは、システムの停止や暴走などの状況を作り出さな
いようにするために、障害の発生時点でこれを検出し、
その波及を最小限に留めることが要求される。従来、シ
ステムの異常検出と正常状態への復帰処理を行う手段と
しては、ウォッチドッグタイマを利用したりリセット命
令を実行して対処する方式などが採用されている。

ウォッチドッグタイマを利用する場合、当該ウォッチド
ッグタイマは、正常状態ではソフトウェアプログラムな
どを介しである一定周期毎にカウンタをリセットするよ
うになっており、そのカウンタのオーバーフローにより
プログラムの異常ループや暴走を検知するが、このよう
なウォッチドッグタイマを内蔵する従来の論理ＬＳＩに
おいては、ウォッチドッグタイマによる障害発生の検知
信号は、所定の例外処理用割込み信号として中央処理装
置に与えられる。

また、ウォッチドッグタイマによる障害発生の検知信号
が外部リセット端子を介するリセット動作と同様にチッ
プ全体のリセット動作を起動するための信号として利用
されるものもある。

また、正常状態への復帰にリセット命令を用いるもは、
当該命令を実行することによりチップ全体のリセット動
作を起動させる。

尚、ウォッチドッグタイマについて記載された文献の例
としては昭和６０年１２月２５日オーム社発行のｒマイ
クロコンピュータハンドブック」Ｐ２Ｓ５がある。また
、リセット命令を用いるマイクロコンピュータについて
記載された文献の例としては昭和６２年３月１日ＣＱ出
版発行の「別冊トランジスタ技法５ＰＥＣＩＡＬ　　Ｎ
ｏ２ＪＰ２〜Ｐ１５２がある。

〔発明が解決しようとする課題〕

本発明者は、システムの異常検出と正常状態への復帰処
理を行うためにウォッチドッグタイマを利用したりリセ
ット命令を実行して対処する従来技術について検討した
。

正常状態への復帰にリセット命令を用いる場合には、シ
ステムの動作プログラムが暴走したようなときに外部か
ら何等かの手段を介してマイクロコンピュータ（もしく
はマイクロプロセッサ）にリセット命令を実行させなけ
ればならない。ところで、何等かの外部障害要因により
マイクロコンピュータのバス権開放状態やウェイト状態
がデッドロック状態になってしまうことがある。しかし
ながら、このようなデッドロック状態において中央処理
装置はリセット命令に限らず全ての命令を実行すること
ができない状態にあるから、バス権開放状態や外部ウェ
イト状態がデッドロックに入ってしまうと単なるリセッ
ト命令ではそのデッドロック状態を正常状態に復帰させ
ることができない。このようなデッドロック状態に対処
するにはウェイト要求信号やパス権要求信号を遮断して
リセット命令を実行可能にするための新たな回路をマイ
クロコンピュータの外部に付加しなければならない。

ウォッチドッグタイマのオーバーフロー信号を所定の例
外処理用割込み信号として単に中央処理装置に与える場
合には、中央処理装置はその割り込み処理ルーチンの実
行が必要とされるから、上記リセット命令を用いる技術
と同様にデッドロックに入ってしまったバス権開放状態
や外部ウェイト状態を簡単に正常状態に復帰させること
ができない。

また、ウォッチドッグタイマのオーバーフロー信号を外
部リセット端子を介するリセット動作と同様にチップ全
体のリセット動作を起動するための信号として利用する
場合には、上記したデッドロック状態からの復帰処理と
いう問題点は克服されるが、障害要因がデッドロックだ
けであるような場合にもシステム全体がリセットされる
ため。

システムを再起動するための復帰処理に手間取るという
問題が新たに発生する。

しかも、そのような手法によるマイクロコンピュータチ
ップ全体のリセットは、当該マイクロコンピュータチッ
プの命令実行状態やバスサイクルなど全ての状態に優先
されて、それらとは無関係に非同期で行われるから、バ
スサイクルの中断によってメモリの内容がランダムに破
壊されたりする虞もある。例えば、入出力兼用ポートが
らアドレス信号を出力してメモリ書き込み動作を行って
いるとき、チップ全体がリセットされると、これに呼応
して書き込み制御信号がネゲートされると共に当該ポー
トは高出力インピーダンス状態にされる。このときネゲ
ートされる書き込み制御信号の変化が完全に外部メモリ
に伝達されるまでには所定の伝播遅延を生じ、このり間
に、高出力インピーダンス状態にされるまでの過渡期間
における入出力兼用ポートの不確定なアドレス出力がメ
モリに取り込まれると、不特定な複数アドレスでデータ
破壊の起こる虞がある。

このようにウォッチドッグタイマを利用したりリセット
命令を実行してシステムの異常検出と正常状態への復帰
処理を行う個々の従来技術は、デッドロックからの復帰
を容易に行うことができなかったり、デッドロックから
の復帰は可能であってもバスサイクルの中断などにより
メモリ内容がランダムに破壊される虞があったり、さら
には復帰処理に手間取るというような問題を個々に有し
いる。このため、各種システムにおいて様々に要求され
る障害からの復帰処理の全てを個々の従来技術では最適
化することができず、システム上必要とされる障害から
の復帰処理に無駄な時間をかけたり、外部に特別な回路
を設けなければ復帰処理のための個別的な要求を満足さ
せることができなくなる。

本発明の目的は、障害からの復帰処理をウォッチドッグ
タイマを利用して行うデータ処理装置において、各種シ
ステム上様々に要求される復帰処理を、その処理時間を
最小化し、且つ、個別的に外部に付加すべきハードウェ
アを最小限に留めて最適化することができる技術を提供
することにある。

本発明の別の目的はデッドロックからの復帰を容易に行
うことができると共に、そのときにメモリ内容がランダ
ムに破壊される虞を防止することができるデータ処理装
置を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は１本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、中央処理装置とその他機能モジュールを１個
の半導体基板に形成して成るシングルチップマイクロコ
ンピュータなどのデータ処理装置において、中央処理装
置が実行するプログラムの異常ループや暴走を計数手段
のオーバーフローによって検出し、そのオーバーフロー
に基づいてリセットする対象機能モジュールをプログラ
マブルに選択可能にされたウォッチドッグタイマを採用
するものである。

また、中央処理装置とその他機能モジュールを１個の半
導体基板に形成して成るシングルチップマイクロコンピ
ュータのようなデータ処理装置において、上記中央処理
装置が実行するプログラムの異常ループや暴走を計数手
段のオーバーフローによって検出し、そのオーバーフロ
ーに基づいてリセットする対象を中央処理装置を含む所
定の機能モジュールとするリセットモードと、その対象
を中央処理装置を含まない所定の機能モジュールとする
リセットモードとを備え、それらリセットモードをプロ
グラマブルに選択可能にされたウォッチドッグタイマを
採用するものである。

このとき、中央処理装置を含まない所定の機能モジュー
ルをリセット対象モジュールとするリセットモードにお
いてリセット対象とされる機能モジュールをプログラマ
ブルに選択可能にするとよい。

さらに中央処理装置を含まない所定の機能モジュールを
リセット対象モジュールとするリセットモードにおいて
プログラマブルに選択可能なリセット対象モジュールか
ら割込みコントローラを除外し、選択的にリセット対象
とされ得る機能モジュールのリセット動作において、ウ
ォッチドッグタイマは割込みコントローラを介して中央
処理装置に所定の例外処理を指示するようにすることが
効率的な復帰処理を行う上において望ましい。

上記中央処理装置を含まない所定の機能モジュールをリ
セット対象モジュールとするリセットモードにおいては
、リセットされることに呼応して高出力インピーダンス
状態に変化されるアドレス信号を出力可能な入出力兼用
ポートなどを、選択可能なリセット対象モジュールから
除外しておくことが、リセット時におけるメモリの不所
望なデータ破壊を防止するために望ましい。

中央処理装置を含む所定の機能モジュールをリセットす
る上記リセットモードにおいては外部にもリセット信号
を出力可能にすることができる。

〔作　用〕

前記した手段によれば、計数手段のオーバーフローに基
づいて行われるウォッチドッグタイマによるリセット動
作は、ウォッチドッグタイマにおいて選択可能なリセッ
トモードや、プログラマブルに選択可能なリセット機能
モージュールの選択状態に応じてその内容が決定される
。どのようなリセット動作を選択するかは、システム上
障害からの復帰処理として何を最優先とするかによって
決定される。

システムのハードウェア障害やソフトウェア障害、例え
ば外部からのウェイト要求やバス権要求が不所望に固定
されて生ずる中央処理装置のデッドロック、さらには電
源ノイズやサージに起因するようなその他の障害を生じ
たとき、何れの障害に対してもその障害からの復帰をシ
ステム全体の初期設定から再開することを優先させる場
合には、計数手段のオーバーフローに基づいてリセット
する対象を中央処理装置を含む全ての機能モジュールと
するように、機能モージュールの選択状態やリセットモ
ードをウォッチドッグタイマに与えておく、このような
選択状態が設定されたウォッチドッグタイマは、計数手
段のオーバフローを検出すると、シングルチップマイク
ロコンピュータのようなデータ処理ＬＳＩチップ全体を
リセットすると共に必要に応じて外部周辺回路のための
リセット信号を出力させ、これに基づいて中央処理装置
がリセット例外処理を開始してシステムの初期設定を再
開する。

外部からのウェイト要求やバス権要求による中央処理装
置のデッドロック状態からの復帰を最優先としたい場合
には、計数手段のオーバーフローに基づいてリセットす
る対象を中央処理装置を除外してバスアービタやウェイ
トコントローラとするように、機能モージュールの選択
状態やこれに対応するようなリセットモードをウォッチ
ドッグタイマに与えておく。このような選択状態が設定
されたウォッチドッグタイマは、計数手段のオーバフロ
ーに基づいて、バスアービタやウェイトコントローラを
リセットし、これにより中央処理装置はバス権を獲得し
、また、そのときのバスサイクルを中断せずに終了させ
てデッドロック状態から脱する。デッドロック状態から
脱した中央処理装置はウォッチドッグタイマによって直
接又は間接的に指示される割込み例外処理を実行して、
復帰処理を行う。

特にウェイト要求に基づくデッドロック状態の解除に際
して、バスサイクルを中断せずに終了させるということ
が、内部メモリのデータを不所望に書き換えたり破壊し
たりする虞を防止するように働く。さらにこのとき、リ
セットにより高出力インピーダンス状態にされるアドレ
ス信号出力可能な出力ポートや入出力兼用ポートをリセ
ット対象モジュールから除外しておくことは、ウォッチ
ドッグタイマのオーバーフローに基づくセットタイミン
グにおいて当該アドレス出力ポートや入出力兼用ポート
をアドレス信号の出力モードに維持させ、外部メモリが
ディスイネーブルにされるまでの過渡的段階で不所望に
外部メモリのデータが破壊するのを防止するように働く
。また、ウォッチドッグタイマがそれ専用の割込み例外
処理を指示するということが、障害発生要因の解析を不
要としてその要因解析のためのステップを省略するよう
に作用する。

このように、ウォッチドッグタイマによるリセット動作
の選択性は、各種システム上様々に要求される復帰処理
を、その処理時間を最小化し、且つ個別的に外部に付加
すべきハードウェアを最小限に留めて最適化するように
働き、また、デッドロックからの復帰を容易にすると共
に、そのときにメモリ内容がランダムに破壊される虞を
防止するように作用する。

〔実施例〕

第１図には本発明の一実施例であるシングルチップマイ
クロコンピュータのブロック図が示される。同図に示さ
れるシングルチップマイクロコンピュータは、公知の半
導体集積回路製造技術によってシリコン基板のような１
個の半導体基板に形成される。

第１図に示されるシングルチップマイクロコンピュータ
は、特に制限されないが、中央処理装置（ＣＰＵ）１と
、内部データバス２及び内部アドレスバス３を介して中
央処理装置１に夫々結合された割込みコントローラ４、
パスアービタ５、ウェイトコントローラ６、ウォッチド
ッグタイマ７、フリーランニングタイマ８、シリアルコ
ミュニケーションインタフェースコントローラ９、ＲＡ
Ｍ（ランダム・アクセス・メモリ）１０、ＲＯＭ（リー
ド・オンリ・メモリ）１１、第１ポート１２、及び第２
ポート１３と、さらにはシステム制御回路１４とを含む
。

上記第１ポート１２は、入力専用ポートと、リセットさ
れても高出力インピーダンス状態にされない出力専用ポ
ートの集合とされ、第２ポート１３はリセットされるこ
とにより高出力インピーダンス状態にされるアドレス信
号を出力可能な入出力兼用ポートとされる。

上記割込みコントローラ４には、外部から供給されるマ
スク不可能な割込み信号ＮＭＩ及びマスク可能な割込み
信号ＩＲＱＩ、ＩＲＱ２が第１ボート１２を介して与え
られると共に、ウォッチドッグタイマ７、フリーランニ
ングタイマ８、及びシリアルコミュニケーションインタ
フェースコントローラ９から夫々出力される内部割込み
信号工ＲＱ３．ＩＲＱ４．ＩＲＱ５が与えられる。割込
みコントローラ４は、割込み優先順位に従って、これに
供給される割込み信号の種類に応じたベクタ並びに割込
み信号ＩＲＱ６を中央処理装置１に与える。中央処理装
置１は割込み信号ＩＲＱ６がアサートされると、そのと
き与えられるベクタに応する割込み例外処理に分岐する
。

パスアービタ５は、外部から供給されるバス権要求償号
ＢＲＥＱをサンプリングして外部の図示しないパスマス
タモジュールとの間でバス権の調停を行う。

ウェイトコントローラ６は、外部から供給されるつ主イ
ト要求信号ＷＡＩＴがアサートされていることを検出す
ると、シングルチップマイクロコンピュータの１マシン
サイクルにおいてそのウェイト要求信号ＷＡ　Ｉ　Ｔが
ネゲートされるまで所定ステートにウェートスチーを挿
入制御する。

システム制御回路１４は、リセット信号ＲＥＳやスタン
バイ信号５ＴＢＹさらにはモード信号ＭＤｏ−ＭＤ２を
外部から受けてシングルチップマイクロコンピュータの
動作モードもしくは内部状態を制御するための論理を有
する。

このシステム制御回路１４は外部から供給されるリセッ
ト信号ＲＥＳがローレベルにアサートされることに呼応
してシングルチップマイクロコンピュータに含まれる全
ての機能モジュールをリセットする論理と、ウォッチド
ッグタイマドアのオーバーフローに基づいて外部に対し
てもリセット信号をアサートする論理を備える。

第２図にはシステム制御回路１４が持つ上記リセット論
理の一例が示される。

第２図に従えば、リセット信号ＲＥＳの入出力端子１５
は外部においてプルアップされることになり、システム
制御回路１４の内部において、その入出力端子１５には
外部から供給されるリセット信号ＲＥＳを受けるための
ヒステリシス特性を持つ入力バッファ１６が結合される
と共に、オープンドレイン構造のディスチャージＭＯ８
ＦＥＴ１７が回路の接地端子Ｖｓｇとの間に介在される
。

入力バッファ１６の出力信号は内部リセット信号φｒｅ
ｓ、としてシングルチップマイクロコンピュータに含ま
れる全ての機能モジュールに供給される。上記ディスチ
ャージＭＯ３ＦＥＴ１７のゲート電極はウォッチドッグ
タイマ７から出力されるリセット信号φｒｅｓ１が供給
される。このリセット信号φｒｅｓ１は、その詳細を後
で説明するが、ウォッチドッグタイマ７に含まれるカウ
ンタのオーバーフローに基づいて選択的にアサートされ
る信号である。

外部からの作用によりもしくはディスチャージＭＯＳＦ
ＥＴ１７のオン動作により、上記リセット信号ＲＥＳが
ローレベルにアサートされると、入力バッファ１６から
出力される内部リセット信号φｒｅｓ、がハイレベルに
アサートされ、これによってシングルチップマイクロコ
ンピュータに含まれる全ての機能モジュールがリセット
され、これに呼応して中央処理装置１はシステムの再起
動に必要な復帰処理を行うための例外処理を実行する。

第３図には上記ウォッチドッグタイマ７の一例が示され
る。

本実施例のウォッチドッグタイマ７は、正常状態ではソ
フトウェアプログラムなどを介しである一定周期毎にカ
ウンタ１８をリセットするようになっており、そのカウ
ンタ１８のオーバーフローによりプログラムの異常ルー
プや暴走を検知して所定のリセット動作を指示するもの
であるが、例えばそのオーバーフローに基づいてリセッ
トする対象機能モジュールをプログラマブルに選択可能
とするためのコントロールレジスタ２ｏを有する。

このコントロールレジスタ２０は、特に制限されないが
、全体リセットを選択するためのリセットイネーブルビ
ットＲＥＳＥいバスアービタ５のリセットを選択するた
めのリセットイネーブルビットＲＥＳＥ、、ウェイトコ
ントローラ６のリセットを選択するためのリセットイネ
ーブルビットＲＥＳＥ、、フリーランニングタイマ８の
リセットを選択するためのリセットイネーブルビットＲ
Ｅ　Ｓ　Ｅ４．シリアルコミュニケーションインタフェ
ースコントロー９のリセットを選択するためのリセット
イネーブルビットＲＥＳＥ、、第１ポート１２のリセッ
トを選択するためのリセットイネーブルビットＲＥＳＥ
い及び第２ポート１３のリセットを選択するためのリセ
ットイネーブルビットＲＥＳＥ、の設定領域が設けられ
ている。夫々のリセットイネーブルビットＲＥＳＥ工〜
ＲＥＳＥ、における設定ビット「１」はリセット動作の
選択を意味する。

上記カウンタ１８のオーバーフロー信号はフリップフロ
ップで成るオーバーフローフラグ２１をセットする。セ
ット状態のオーバーフローフラグ２１の出力は論理ｒＩ
Ｊとされる。

論理ゲート２２は、特に制限されないが、上記オーバー
フローフラグ２１の出力を上記夫々のリセットイネーブ
ルビットＲＥＳＥ１〜ＲＥＳＥ、と個別的に論理積を採
り、その結果が論理「１」である場合には、個々の結果
に応じてリセット信号φｒｅｓ□、・・・、φｒｅｓ、
をアサートする。リセット信号φｒｅｓ、はそのハイレ
ベルによりディスチャージＭＯ８ＦＥＴ１７をオン動作
してシステム全体をリセットするために利用され、リセ
ット信号φｒｅＳ２はそのハイレベルによりパスアービ
タ５をリセットし、同様にリセット信号φｒｅｓ、はそ
のハイレベルによりウェイトコントロ−ラ６を、リセッ
ト信号φｒｅｓ４はそのハイレベルによりフリーランニ
ングタイマ８を、リセット信号φｒｅｓＳはそのハイレ
ベルによりシリアルコミュニケーションインタフェース
コントローラ９を・　リセット信号φｒｅＳＧはそのノ
１イレベルにより第１ポート１２を、リセット信号φｒ
ｅＳ、はそのハイレベルにより第２ボート１３をリセッ
トする。

バスアービタ５やウェイトコントローラ６がリセットさ
れると、これに供給されるバス権要求償号ＢＲＥＱやウ
ェイト要求信号ＷＡＩＴがアサート状態にあっても、そ
の信号のアサート状態はマスキングされ、これによって
、中央処理装置１にバス権が戻され、また、中央処理装
置１によるウェイトサイクルもしくはウェイトステート
の挿入が停止される。

上記オーバーフローフラグ２１の出力は上記割込み信号
ＩＲＱ３として割込みコントローラ４に供給される。こ
の割込み信号ＩＲＱ３は、ウォッチドッグタイマ７のオ
ーバーフローによって検出される障害要因からの復帰の
ための例外処理を中央処理装置１に指示するための専用
割込み信号である。尚、オーバーフローフラグ２１のセ
ット状態は中央処理装置１が実行する例外処理に基づい
てリセットされるようになっている。

上記カウンタ１８のオーバーフローに基づいて行われる
ウォッチドッグタイマ７によるリセット動作は、ウォッ
チドッグタイマ７においてプログラマブルに選択可能な
リセット対象機能モージュールの選択状態に応じてその
内容が決定される。

どのようなリセット動作を選択するかは、システム上障
害からの復帰処理として何を最優先とするかによって決
定される。

システムの各種ハードウェア障害やソフトウェア障害、
例えば外部からのウェイト要求やバス権要求が不所望に
固定されて生ずる中央処理装置１のデッドロック、さら
には電源ノイズやサージに起因するようなその他の障害
が発生したとき、何れの障害に対してもその障害からの
復帰をシステム全体の初期設定から再開することを優先
させる場合には、カウンタ１８のオーバーフローに基づ
いてリセットする対象を中央処理装置１を含む全ての機
能モジュールとするように、上記コントロールレジスタ
２０においてリセットイネーブルビットＲＥＳＥ１だけ
を「１」に設定てしておく。

一方、外部からのウェイト要求やバス権要求による中央
処理装置１のデッドロック状態からの復帰を最優先とし
たい場合には、カウンタ１８のオーバーフローに基づい
てリセットする対象を中央処理装置１を除外してバスア
ービタ５やウェイトコントローラ６とするように、上記
コントロールレジスタ２０においてリセットイネーブル
ビットＲＥＳＥ２やＲＥＳＥ、を「１」に設定しておく
。

第４図のタイミングチャートには、カウンタ１８のオー
バーフローによって検出される何れの障害に対してもそ
の障害からの復帰をシステム全体の初期設定から再開す
ることを最優先にするリセットモードを選択した場合の
動作の一例が示される。当該リセットモードは、上記コ
ントロールレジスタ２０においてリセットイネーブルビ
ットＲＥＳＥ□だけを「１」に設定しておくことにより
選択される。

第４図においてカウンタ１８のオーバーフロー要因は、
ウェイト要求信号ＷＡＩＴが不所望にローレベル（アサ
ートレベル）に固定されて中央処理装置１がデッドロッ
クになった場合を一例とする。

システムクロックのＴ２ステートの後にウェイトステー
トＴＷが時刻ｔ工から挿入され、この挿入数が最大限度
を超えると、中央処理装置１のデッドロック状態により
カウンタ１８が時刻ｔ２にオーバーフローする。

第４図に基づく説明において、上記コントロールレジス
タ２０にはリセットイネーブルビットＲＥＳＥ１だけが
「１」に設定されているから、カウンタ１８のオーバー
フローに同期して、リセット信号φｒｅｓ１だけがアサ
ートされ、これをゲート電極に受けるディスチャージＭ
Ｏ８ＦＥＴＩ７がオン動作する。オン動作する当該ディ
スチャージＭＯ８ＦＥＴ１７は、リセット信号φｒｅｓ
。を時刻ｔ、にアサートし、これにより、そのリセット
信号φｒｅｓｏを受けるシングルチップマイクロコンピ
ュータ内部の全ての機能モジュールがリセットされ、ま
た、当該ディスチャージＭＯＳＦＥＴ１７は、入出力端
子１５を介して外部へもリセット信号ＲＥＳをアサート
する。リセット信号φｒｅｓ０によりウェイトコントロ
ーラ６がリセットされると、ウェイトコントローラ６か
ら中央処理装置１へのウェイト要求が時刻ｔ、にネゲー
トされ、ウェイトステートＴＷの挿入が停止される。

このときリセット信号φｒｅｓ０のネゲートに同期した
タイミングで中央処理装置１もリセットされるから、こ
れに同期してアドレス信号が変化されると共にやライト
信号ＷＴ又はリード信号ＲＤもネゲートされ、その結果
、リセットされるときのバスサイクルは中断されて終了
する。

このバスサイクルが終了した後のタイミングで中央処理
装置１はリセット例外処理を実行してシステムの初期設
定を再開する。

このようにして外部から与えられるウェイト要求信号Ｗ
Ａ　Ｉ　Ｔのローレベル固定による中央処理装置１．の
デッドロックが解消されて、システムは正常状態に復帰
されることになる。

特に制限されないが、本実施例では、中央処理装置１を
含む機能モジュールのリセット動作において第２ポート
１３も同時にリセットされるようになっている。アドレ
ス信号を出力可能な入出力兼用ポートとしての第２ポー
トは、パワーオンリセット時などにおいて外部から与え
られるリセット信号ＲＥＳによるリセット動作と同様、
カウンタ１８のオーバーフローに基づく全体リセット動
作においてもその入出力端子がシステムクロックと非同
期で高出力インピーダンス状態に制御される。第２ポー
ト１３が高出力インピーダンス状態にされるまでの過渡
期間には不確定なアドレス出力が外部に与えられること
になる。バスサイクルの中断によるライト信号ＷＴのネ
ゲート状態が図示しない外部メモリに伝達されるまでの
間に、そのような不確定なアドレス出力が外部メモリに
取す込まれると、不特定な複数アドレスにおいてデータ
破壊を生ずる虞がある。したがって、当然ながら、当該
リセットモードにおける復帰処理はそのようなデータ破
壊の虞を考慮した処理内容とされる。

第５図は、バスリクエスト信号ＢＲＥＱやウェイト要求
信号ＷＡＩＴによる中央処理装置１のデッドロックから
の復帰を最優先にするリセットモードを選択した場合の
動作の一例を示すタイミングチャートである。当該リセ
ットモードは、上記コントロールレジスタ２０において
リセットイネーブルビットＲＥＳＥ２及びＲＥＳＥ、だ
けを夫々「１」に設定しておくことにより選択される。

第５図においてカウンタ１８のオーバーフロー要因は、
第４図に対応して、ウェイト要求信号ＷＡＩＴが不所望
にローレベル（アサートレベル）に固定されて中央処理
装置１がデッドロックになった場合を一例とする。

システムクロックのＴ２ステートの後にウェイトステー
トＴＷが時刻ｔ１から挿入され、この挿入数が最大限度
を超えると、中央処理装置１のデッドロック状態により
カウンタ１８が時刻ｔ２にオーバーフローする。

第５図に基づく説明において、上記コントロールレジス
タ２０にはリセットイネーブルビットＲＥＳＥ２及びＲ
ＥＳＥ、だけが「１」に設定されているから、カウンタ
１８のオーバーフローに同期して、時刻ｔ、にリセット
信号φｒｅｓ２及びφｒｅｓ３だけがアサートされ、こ
れにより、バスアービタ５及びウェイトコントローラ６
がリセット状態にされる。バスアービタ５がリセットさ
れると、外部バスマスタモジュールがバス権を占有して
いてもバス権は中央処理装置１に戻される。また、ウェ
ートコントローラ６がリセットされると、ウェイトコン
トローラ６から中央処理装置１へのウェイト要求が時刻
ｔ４にネゲートされ、ウェイトステートＴＷの挿入が停
止される。これにより、外部から与えられるウェイト要
求信号ＷＡＩＴのローレベル固定による中央処理装置１
のデッドロックが解消される。

このとき中央処理装置１はリセットされていないから、
最後のＴ３ステートまで当該バスサイクルが維持される
ことにより、そのバスサイクルが時刻ｔ５に終了するま
でアドレス信号は変化されず、且つ、ライト信号ＷＴや
リード信号ＲＤもＴ゛３３ステート期したタイミングま
でアサートされ続ける。即ち、バスアービタ５及びウェ
イトコントローラ６がリセットされても、そのときのバ
スサイクルは中断されずに終了する。

また、少なくとも時刻ｔ５にバスサイクルが終了される
までアドレス信号を出力可能な入出力兼用ボートとして
の第２ポート１３もリセットされない。

したがって、バスアービタ５及びウェイトコントローラ
６がリセットされるときのバスサイクルにおいて、誤書
き込みもしくはメモリの不特定な複数アドレスでデータ
破壊を生ずる虞は防止される。

また、時刻ｔ２にカウンタ１８がオーバーフローしてオ
ーバーフローフラグ２１がセットされると、ウォッチド
ッグタイマ７から出力される割込み信号ＩＲＱ３が時刻
ｔ２１にアサートされる。

上記のようにしてデッドロックが解消された中央処理装
！ｉ！１は、時刻ｔ、にバスサイクルを終了した後、そ
の割込み信号ＩＲＱ３に基づく割込み処理を受は付けて
、ウォッチドッグタイマ７のオーバーフローに基づくリ
セット例外処理を開始し、システムを正常状態に復帰さ
せる。

このときの例外処理は、ウォッチドッグタイマ７のオー
バーフローによってアサートされる割込み信号ＩＲＱ３
に基づいて指示されるから、中央処理装＠１は、そのと
きの障害発生要因の解析を行うことなく所定の例外処理
に分岐することができる。

このように、斯るリセットモードをウォッチドッグタイ
マ７に設定しておいた場合に、障害要因がバス権要求償
号ＢＲＥＱやウェイト要求信号ＷＡＩＴによる中央処理
装置１のデッドロックであるときには、ウォッチドッグ
タイマ７から出力されるリセット信号φ１”ｅＳｚｔ　
φｒｅｓ、がバスアービタ５やウェイトコントローラ６
をハードウェア的にリセットして中央処理装置１のデッ
ドロックを解消し、そして、これによって動作可能にさ
れた中央処理装置１は、ウォッチドッグタイマ７から出
力される割込み信号ＩＲＥＱ３に基づいて所定のリセッ
ト例外処理に分岐して、デッドロック要因となっている
外部機能モジュールなどに対するリセット処理を行う。

したがって、最小限の処理によってデッドロックからの
復帰が可能になり、そのとき中央処理装置１及び第２ボ
ート１３はリセットされないため、メモリ内容がランダ
ムに破壊される虞をも防止することができる。

尚、ウォッチドッグタイマ７のオーバーフローに基づい
てバスアービタ５やウェイトコントローラ６をリセット
するリセットモードを設定しておいた場合に、障害要因
がバス権要求償号ＢＲＥＱやウェイト要求信号ＷＡ　Ｉ
　Ｔによる中央処理装置１のデッドロックではない場合
、例えばサージによりハードウェアが損傷したような場
合には、そのための処理を終了した後にも特定の障害要
因が残るが、このときにはリセット回数などを計数した
りして、正常状態への復帰が不可能な旨の警報を外部に
与えたりして対処することになる。

上記実施例によれば以下の作用効果を得るものである。

（１）本実施例のシングルチップマイクロコンピュータ
は、システム全体のリセットや、専らデッドロックを解
消するためのリセットというように、コントロールレジ
スタ２０の設定内容に応じて。

ウォッチドッグタイマ７のオーバーフローに基づくリセ
ット動作を選択設定することができる。これにより、１
つのシングルチップマイクロコンピュータもしくはこれ
を含むシステムにおいて、システム上発生する種々の障
害からの復帰処理として何れの障害に対してもその障害
からの復帰をシステム全体の初期設定から再開すること
を最優先させたり、また、外部からのウェイト要求やバ
ス権要求による中央処理装置１のデッドロック状態から
の復帰を最優先させるというような選択が可能になり、
その選択に際しては、コントロールレジスタ２０の設定
内容をかえるだけで済み、外部に特別なハードウェアを
追加する必要はない。

（２）外部からのウェイト要求やバス権要求による中央
処理装置１のデッドロック状態からの復帰を最優先させ
るようなリセットモードを選択するとき、中央処理装置
１をリセットせず、且つ、そのとき中央処理装置１が実
行すべきリセット例外処理への分岐をウォッチドッグタ
イマ７から出力される割込み信号ＩＲＱ３により与える
から、中央処理装置１はシステムの全体リセットで必要
になるような障害要因の判別処理が不要とされ、さらに
最優先とする復帰処理のための例外処理だけを実行すれ
ばよくなる。したがって、システム上最優先に復帰させ
ようとする障害に対しては、システムを再起動するため
の例外処理による復帰処理を必要最小限に抑えて、その
処理時間の短縮を図ることができるようになる。

（３）上記作用効果（１）及び（２）より、各種システ
ム上様々に要求される復帰処理を、その処理時間を最小
化し、且つ個別的に外部に付加すべきハードウェアを最
小限に留めて最適化することができる。

（４）外部からのウェイト要求やバス権要求による中央
処理装置１のデッドロック状態からの復帰を最優先させ
るようなリセットモードを選択するとき、中央処理装置
１をリセット対象としないことからそのときのバスサイ
クルは最後まで維持され、また、リセットされることに
よって高出力インピーダンス状態に変化されるような第
２ボート１３もリセット対象としないことからバスサイ
クが終了するまで外部へのアドレス信号出力動作が維持
され、これりにより、デッドロックの解消などを目的と
したリセットモードの実行に際して、外部メモリがディ
スイネーブルにされるまでの過渡的段階で不所望に外部
メモリのデータが破壊されたり誤書き込みを生ずる虞を
防止することができる。この点に関しては、バスサイク
ルが中断されないということによりＲＡＭｌ０のような
内部メモリに対しても同様である。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

上記実施例ではウォッチドッグタイマ７のオーバーフロ
ーに基づくリセットモードをシステム全体のリセットモ
ードと専らデッドロック解消を目的とするリセットモー
ドとを選択した場合について説明したが、中央処理装置
１及び割込みコントローラ４をリセット対象としないよ
うな後者のリセットモードにおいてはフリーランニング
タイマ８やシリアルコミュニケーションインタフェース
コントローラ９などその他の機能モジュールをリセット
対象に含めるようにしてもよい。

また、上記実施例では各種機能モジュールと１対１対応
でそれをリセットするか否かを選択設定可能なコントロ
ールレジスタ２ｏを設けた場合について説明したが、ウ
ォッチドッグタイマのオーバーフローに基づいて内部機
能モジュール全体をリセットして外部にもリセット信号
ＲＥＳをアサートするリセットモードと、バスアービタ
５やウェイトコントローラ６をリセットしてデッドロッ
ク解消を目的とするようなリセットモードとを択一的に
選択可能とするモードレジスタを設けるようにしてもよ
い。また、ウォッチドッグタイマのオーバーフローに基
づいて内部機能モジュール全体をリセットして外部にも
リセット信号ＲＥＳをアサートするリセット動作の選択
方式は上記実施例のコントロールレジスタ２ｏにリセッ
トイネーブルビットＲＥＳＥ□を設ける構成に限定され
ず。

全ての機能モジュールに１対１対応されるリセットイネ
ーブルビットを設け、全てが論理「１」に設定されてい
ることを論理回路で検出して当該動作モードを選択する
ようにしてもよい。

上記コントロールレジスタ２０やモードレジスタとして
はＥＰＲＯＭのような不揮発性記憶手段を用いてもよい
。

コントロールレジスタ２０や論理ゲート２２の機能をシ
ステム制御回路１４に含める場合、そのような回路構成
はウォッチドッグタイマを構成する要素とみなすことが
できる。

また、シングルチップマイクロコンピュータに含まれる
機能モジュールは上記実施例に限定されず適宜変更する
ことができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
本発明はそれに限定されず。

プログラムの異常ループや暴走を監視し、これを検出し
たときにその障害を回復するための処理機能を有するデ
ータ処理装置一般に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ウォッチドッグタイマによるリセット動作は
、ウォッチドッグタイマにおいて選択可能なリセットモ
ードやプログラマブルに選択可能なリセット対象機能モ
ジュールの選択状態に応じてその内容が決定されるから
、ウォッチドッグタイマのオーバーフローによって検出
される何れの障害に対してもその障害からの復帰をシス
テム全体の初期設定から再開することを最優先させる場
合には、ウォッチドッグタイマのオーバーフローに基づ
いてリセットする対象を中央処理装置を含む全ての機能
モジュールとするような機能モジュールの選択状態やリ
セットモードをウォッチドッグタイマに設定しておけば
よく、また、外部からのウェイト要求やバス権要求によ
る中央処理装置のデッドロック状態からの復帰を最優先
としたい場合には、ウォッチドッグタイマのオーバーフ
ローに基づいてリセットする対象を中央処理装置を除外
してバスアービタやウェイトコントローラとするような
機能モジュールの選択滋養隊やこれに対応するようなリ
セットモードをウォッチドッグタイマに設定しておけば
よい。これにより、外部に特別なハードウェアを追加す
ることなく、そのような各種リセット動作を必要に応じ
て選択設定することができる。

そして外部からのウェイト要求やバス権要求による中央
処理装置のデッドロック状態からの復帰を最優先させる
ようなリセット動作を選択するとき、中央処理装置をリ
セットせず、且つ、そのとき中央処理装置が実行すべき
リセット例外処理への分岐をウォッチドッグタイマ７か
ら出力される割込み信号により与えることにより、中央
処理装置はシステムの全体リセットで必要になるような
障害要因の判別処理が不要とされ、さらに最優先とする
復帰処理のための例外処理だけを実行すればよくなる。

したがって、システム上最優先に復帰させようとする障
害に対しては、システムを再起動するための例外処理に
よる復帰処理を必要最小限に抑えて、その処理時間の短
縮を図ることができる。

したがって、上記効果より、各種システム上様々に要求
される復帰処理を、その処理時間を最小化し、且つ個別
的に外部に付加すべきハードウニ　７アを最小限に留め
て最適化することができる。

また、外部からのウェイト要求やバス権要求による中央
処理装置のデッドロック状態からの復帰を最優先させる
ようなリセットモードを選択するとき、中央処理装置を
リセット対象としないことからそのときのバスサイクル
は最後まで維持され、そして、リセットされることによ
って高出力インピーダンス状態に変化されるようなアド
レス信号を出力可能なポートもリセット対象としないこ
とからバスサイクが終了するまで外部へのアドレス信号
出力動作が維持され、これりにより、デッドロックの解
消などを最優先とするようなリセット動作の実行に際し
て、外部メモリがディスイネーブルにされるまでの過渡
的段階で不所望に外部メモリのデータが破壊されたり誤
書き込みを生ずる虞を防止することができると共に、バ
スサイクルが中断されないということにより内部メモリ
に対しても不所望なデータの書き込みやデータ破壊を防
止することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、第２図はシステム制御回
路が持つリセット論理の−例を示す回路図、 第３図はウォッチドッグタイマの一例を示すブロック図
。 第４図はウォッチドッグタイマのオーバーフローによっ
て検出される何れの障害に対してもその障害からの復帰
をシステム全体の初期設定から再開することを最優先に
するためのリセットモードを選択した場合の動作の一例
を示すタイミングチャート。 第５図は、バス要求やウェイト要求による中央処理装置
のデッドロックからの復帰を最優先にするためのリセッ
トモードを選択した場合の動作の一例を示すタイミング
チャートである。 １・・・中央処理装置、２・・・内部データバス、３・
・・内部アドレスバス、４・・・割込みコントローラ、
５・・・バスアービタ、６・・・ウェイトコントローラ
、７・・・ウォッチドッグタイマ、８・・・フリーラン
ニングタイマ、９・・・シリアルコミュニケーションイ
ンタフェースコントローラ、１ｏ・・・ＲＡＭ、１１・
・・ＲＯＭ、１２・・・第１ポート、１３・・・第２ポ
ート、１４・・・システム制御回路、１８・・・カウン
タ、２０・・・コントロールレジスタ、ＲＥ　Ｓ　Ｅ　
ｓ〜ＲＥ　Ｓ　Ｅ　ｔ・・・リセットイネーブルビット
、２１・・・オーバーフローフラグ、２２・・・論理ゲ
ーｈ、ＢＲＥＱ・・・バス権要求信号、ＷＡＩＴ・・・
ウェイト要求信号、ＲＥＳ・・・リセット信号、φｒｅ
ｓ、〜φｒｅｓ、・・・リセット信号、ＩＲＱ３．ＩＲ
Ｑ６・・・割込み信号。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置が実行するプログラムの異常ループや
   暴走を計数手段のオーバーフローによって検出し、その
   オーバーフローに基づいてリセットする対象機能モジュ
   ールをプログラマブルに選択可能にされたウォッチドッ
   グタイマを含んで成るものであることを特徴とするデー
   タ処理装置。 ２、中央処理装置及びその他周辺機能モジュールを含み
   、上記中央処理装置が実行するプログラムの異常ループ
   や暴走を計数手段のオーバーフローによって検出し、そ
   のオーバーフローに基づいてリセットする対象を中央処
   理装置を含む所定の機能モジュールとするリセットモー
   ドと、その対象を中央処理装置を含まない所定の機能モ
   ジュールとするリセットモードとを備え、それらリセッ
   トモードをプログラマブルに選択可能にされたウォッチ
   ドッグタイマを備えて成るものであることを特徴とする
   データ処理装置。 ３、中央処理装置を含まない所定の機能モジュールをリ
   セット対象モジュールとするリセットモードにおいてリ
   セット対象とされる機能モジュールはプログラマブルに
   選択可能にされて成るものであることを特徴とする特許
   請求の範囲第２項記載のデータ処理装置。 ４、中央処理装置を含まない所定の機能モジュールをリ
   セット対象モジュールとするリセットモードにおいて割
   込みコントローラはプログラマブルに選択可能なリセッ
   ト対象モジュールから除外され、選択的にリセット対象
   とされ得る機能モジュールのリセット動作において、ウ
   ォッチドッグタイマは割込みコントローラを介して中央
   処理装置に所定の例外処理を指示するようにされて成る
   ものであることを特徴とする特許請求の範囲第３項記載
   のデータ処理装置。 ５、中央処理装置を含まない所定の機能モジュールをリ
   セット対象モジュールとするリセットモードにおいてリ
   セットされることにより高出力インピーダンス状態に変
   化されるアドレス出力可能なポートは選択可能なリセッ
   ト対象モジュールから除外されて成るものであることを
   特徴とする特許請求の範囲第２項記載のデータ処理装置
   。 ６、中央処理装置を含む所定の機能モジュールをリセッ
   ト対象モジュールとするリセットモードにおいて外部に
   もリセット信号を出力するようにされて成るものである
   こと特徴とする特許請求の範囲第２項記載のデータ処理
   装置。