JPS6215665A - 論理シミユレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、標準遅延モデルにもとづく論理シミュレータ
に関する。

（従来技術とその問題点） ＶＬＳＩの発展と論理装置の拡大に伴って、論理シミュ
レーションの役割りは増々重要にな吟、ワークステーシ
ョン上での高速な処理が必要になってきている。この要
望に答えるために各種の論理シミュレータが開発きれて
いる（例えば、情報処理２５巻１０号ＣＡＤ専用処理装
置に開発の例が発表きれている）、シかし、従来の論理
シミュレータは高速性を追求しているから、従来のソフ
トウェアで検証していた重要な機能をいくつか落として
いた。その一つがホールドタイミング検証機能である。

そこで、本発明の目的は、ホールドタイミングの検証機
能を有する論理シミュレータの提供にある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、標準遅延モデルの論理シミュレータであって、フリッ
プフロップのデータ入力及びクロック入力をそれぞれ人
力Ａ及び入力Ｂとし、この人力Ａが出力にその値の変化
を伝播きせるまでの時間を０とし、前記入力Ｂが出力に
その値の変化を伝播きせるまでの時間を前記フリ・７ブ
フロ・７ブのホールドタイムと同一にするゲート回路を
自動的に生成する回路自動変換装置と、前記入力Ｂに変
化があってから前記ホールドタイム後に前記ゲート回路
の評価を行なえるようにするタイムホイールと、前記入
力Ａに変化がありきらに前記ゲート回路が前記タイムホ
イールに接続されていたとき、ホールドタイミングエラ
ー信号を発生するホールドタイミングエラー検出装置と
からなることを特徴とする。

（発明の概念） 本発明は、フリップフロップタイミングのエラー検出機
能を有する標準遅延モデルの論理シミュレーションに関
するものである標準遅延モデルにおいては、素子の入力
に変化が生じると、第２図に示すように、その素子は、
タイムホイールに繋がれる。タイムホイールは、時間毎
に区切られていて、その素子が繋がれる場所は現在の時
刻の所から遅延時間だけはなれた所につながれる。遅延
時間というのは、入力の変化が出力に伝わるまでの時間
をさす。

標準遅延モデルでは、現在の時刻の所に繋がれた素子に
ついて新しい出力を求める。そして、この出力に繋がれ
た素子を見つけ、上に述べたような処理を行なう、もし
、現在の時刻につながれた素子についての処理が全て終
了したとき、時計を進め、次の時間に対してシミュレー
ションを行なう。

フリップフロップのシミュレーションも、上に述べた処
理によりシミュレーションされるが、フリップフロップ
にはタイミングについての約束がある。フリップフロッ
プには、データ入力とクロック入力とがあり、クロック
入力に変化があったとき、データ入力にある信号をもと
にして出力を決めることになっている。しかし、出力を
保証するためには、第３図のタイミング図における時刻
１、に起こるクロック入力の変化から所定の時間はデー
タ入力が安定していなくてはならない。この時間Ｔｋを
ホールドタイムと呼ぶ、もし、ホールドタイムよりも小
さい時間の中で、クロック入力の変化後、データ入力が
変化すると、出力は保証されない。そこで、このタイミ
ングが正しいかどうかを検出することが論理シミュレー
タの機能を高くする。

ホールドタイミングの検出の基本的な機能は次の通りで
ある。フリップフロップに対して１つのゲート回路を設
ける。フリップフロップのデータの入力を、ゲート回路
の一方の入力とする。これを入力Ａとする。又、フリッ
プフロップのクロックの入力を、ゲート回路の他方の入
力とする。これを入力Ｂとする。入力Ａに対する遅延を
０とし入力Ｂに対する遅延をホールドタイムＴｈとする
。

このようにすると、ホールドタイミングエラーが生じた
ときは、このゲート回路がタイムホイールと繋がれてい
るときにデータ入力即ち入力Ａに変化が発生したときで
ある。従って、このような状況のとき、エラーとして検
出することにより、ホールドタイミングのエラーを検出
することができる。

（実施例） 第１図は、本発明の一実施例の構成を示す図である。自
動変換装置１はフリップフロップに対しては、第４図の
ように回路を変換する装置である。即ち、フリップフロ
ップに対して、１つのゲート回路を用意する。このゲー
ト回路は、フリップフロップのデータ入力を、入力Ａと
し、又、フリップフロップのクロック入力を入力Ｂとす
る。

入力Ａの遅延時間はＯ１入力Ｂの遅延時間はホールドタ
イムである。制御部４は、論理シミュレータの全体制御
を行なうものである。自動変換装置１によって作られた
回路をもとに、制御部４は、各素子をタイムホイール２
につなぐ、そして、タイムホイールを使って各素子の新
しい出力を求める、もし、出力に変化がある場合には、
この出力に繋がれた素子を、タイムホイール２に接続す
る。そのとき、繋ぐ場所はこの素子の入力に対する遅延
時間後である。ホールドタイミングエラー検出装置３は
、フリッププロップに対して作られたゲート回路がタイ
ムホイール２に接続されているか調べる。もし、そのよ
うなゲート回路があった場合には、そのデータ入力に変
化があるかどうかを制御部４より知らせてもらう、もし
、変化があった場合には、ホールドタイミングエラーと
して、制御部４に知らせる。

（発明の効果） 上述の如く、本発明の論理シミュレータによれば、ホー
ルドタイミングを検証することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す図、第２図はタ
イムホイールの説明図、第３図はプリップフロップの入
力信号のタイミング図、第４図は自動変換装置による回
路の変換の概念を示す図である。 図中、１は自動変換装置、２はタイムホイール、３はホ
ールドタイミングエラー検出装置、４は制御部である。 代理人弁理士　　本　庄　伸　介 第１図 第２図 第３図 ＝

Claims (1)

【特許請求の範囲】
1. 標準遅延モデルの論理シミュレータにおいて、フリップ
   フロップのデータ入力及びクロック入力をそれぞれ入力
   Ａ及び入力Ｂとし、この入力Ａが出力にその値の変化を
   伝播させるまでの時間を０とし、前記入力Ｂが出力にそ
   の値の変化を伝播させるまでの時間を前記フリップフロ
   ップのホールドタイムと同一にするゲート回路を自動的
   に生成する回路自動変換装置と、前記入力Ｂに変化があ
   ってから前記ホールドタイム後に前記ゲート回路の評価
   を行なえるようにするタイムホィールと、前記入力Ａに
   変化がありさらに前記ゲート回路が前記タイムホィール
   に接続されていたとき、ホールドタイミングエラー信号
   を発生するホールドタイミングエラー検出装置とからな
   ることを特徴とする論理シミュレータ。