JPS621263B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電界効果型半導体スイツチング装置に
係り、双方向に大電流を高速に遮断することがで
きる新規な電界効果スイツチング素子に関する。

電界効果サイリスタは従来のpnpn構造のサイ
リスタにくらべて高温特性が良好なこと、高速ス
イツチング動作が可能なこと、そのためターンオ
フ時に電流集中が起きにくいこと、dv／dt耐量
が大きいことなど種々の利点がある。しかしなが
ら従来の電界効果サイリスタには一方向のみの電
流しか遮断できない欠点があつた。

双方向性スイツチング素子として従来からよく
知られているものに双方向サイリスタがある。こ
れは、同一半導体基体内にpnpn構造のサイリス
タを逆並列になるように形成したものである。双
方向サイリスタのターンオフは一対の主電極の電
圧の極性の電圧の極性を反転することによつて行
われるが、主電極間の電圧極性の反転はオフ状態
にある他方のpnpn構造部に対しては逆方向から
順方向への電圧印加となる。したがつて転流時に
おいてはオン状態にあるサイリスタ部のｎベース
中の過剰キヤリアがオフ状態にあるサイリスタ部
あるいはゲート領域に流れ、オフ状態であるはず
のサイリスタをトリガーするという問題点があ
る。この傾向は印加電圧の立上り上昇率（dv／
dt）が大きくなると著しくなる。そしてゲート信
号がなくてもオン状態に移行するようになつて電
流制御能力を失う、いわゆる転流失敗が起こる。
従来のトライアツクではこのdv／dt耐量を大き
くできない欠点があつた。

また逆方向にも、順方向電流に匹敵する大電流
を流すことができ、順方向には電流制御機能をも
つスイツチング素子として逆導通サイリスタがあ
る。これは、同一半導体基体内にpnpn構造のサ
イリスタと、pnダイオードを逆並列になるよう
に形成したものである。しかしながら従来の逆導
通サイリスタには次のような欠点があつた。すな
わち逆方向通電時にダイオード部のベース中に蓄
積されたキヤリアが電圧逆転時にサイリスタ部に
流入してサイリスタをトリガーし、阻止状態にあ
るべきサイリスタがターンオンする現象、いわゆ
る転流失敗が生じることがある。このような転流
失敗を防止して転流能力を向上させるため、基本
的にはサイリスタ部の近くにはダイオード部の電
流を流さない構造を設けることが考えられている
が、完全に分離しようとすると半導体基体の有効
利用面積が著しく低下してしまう欠点がある。

したがつて本発明の目的は電流を双方向に制御
する機能をもち、dv／dt耐量および順方向阻止
耐圧が共に高く、転流失敗を起こしにくい双方向
に安定なスイツチング素子および逆導通スイツチ
ング素子を提供することである。

本発明の特徴とするところは、電界効果型サイ
リスタ相互を同一半導体基体内に逆並列に接続し
た点にある。更に詳細に述べれば、同一半導体基
体の一方の主表面に、電界効果型サイリスタのア
ノード領域およびカソード領域とが縦横方向に交
互に配列されており、これら各領域を複数の線状
電極で結び電界効果型サイリスタ相互を逆並列に
接続した点が特徴である。

本発明では上述の素子構造により、双方向ある
いは逆導通半導体スイツチング素子の小型化が可
能である。また、各半導体領域からの電極取出し
が簡単化される。

次に本発明を図面によつて詳細に説明する。

第１図は本発明装置のスイツチング動作説明図
である。点線内に本発明装置の等価回路を示す。
Vsは交流電源、Ｒ_Lは負荷抵抗、isは負荷電流で
ある。Ｖ_Gはゲート電源、Ｓ_G1，Ｓ_G2はスイツ
チ、FCT₁，FCT₂はそれぞれ、単一の逆阻止形
電界効果サイリスタ（Field Controlled
Thyristors）である。ここでＳ_G1，Ｓ_G2の開放状
態ではT₁に正、T₂に負となるような電圧が印加
されるとFCT₁には電流は流れるが、FCT₂には
電流は流れない。またT₁に負、T₂に正となる電
圧が印加されるとFCT₁には電流は流れずFCT₂
には電流が流れる。すなわちＳ_G1，Ｓ_G2を開放し
ているとT₁あるいはT₂の極性がどうであつても
T₁，T₂間には電流は流れることになる。

T₁が正、T₂が負となる主電圧Vsが印加された
場合を考えるとＳ_G1が開放状態ではFCT₁には電
流は流れるがＳ_G1を閉じるとＧとT₂の間に逆バ
イアスがかかりT₁，T₂間の電流はしや断され
る。またT₁が負、T₂が正となる主電圧が印加さ
れた場合ではＳ_G2を閉じるとFCT₂の電流はしや
断され、T₁，T₂間の電流がしや断される。

第２図は本発明装置の他の応用例である。点線
内は第１図と同じ構造であり、本発明装置の等価
回路である。Swを開放すれば第１図においてＳ_G
１，Ｓ_G2を開放したのと同様の動作をする。

今、T₁が正、T₂が負となるような極性の主電
圧Vsが印加された場合を考える。Swが開放状態
ではFCT₁には電流は流れるがFCT₂には電流は
流れない。またダイオードD₁は逆バイアスされ
ており高インピーダンスを呈するのでダイオード
D₁，D₂の直列回路へは電流は流れない。ここで
Swを閉じるとＧとT₂間に逆バイアス電圧Ｖ_Gが
印加されFCT₁を流れていた電流はしや断され
る。T₂が正、T₁が負となる場合においても同様
にしてSwを閉じることによつてFCT₂の電流はし
や断される。かくして双方向の電流制御が行なえ
る。

第３図は本発明の等価回路である第１図、第２
図の点線で囲まれた部分の一実施例を示す電極パ
ターンの平面図Ａ，Ａにおける−′断面図Ｂ
およびＡにおける−′断面図Ｃである。１は
第１電極であり、半導体基体１００の一方の主表
面１０１内に交互に格子状に形成されたp⁺エミ
ツタ領域４とn⁺エミツタ領域５に接続されてい
る。２は第２電極でありこれもp⁺エミツタ領域
４とn⁺エミツタ領域５に接続されている。しか
しながら第１電極１に接続されているp⁺エミツ
タ領域４、n⁺エミツタ領域５は、第２電極とは
接続されておらず、第２電極に接続されている両
エミツタ領域も同様に第１電極に接続されていな
い。３はゲート電極でありゲート層６に接続され
ている。この図においてはp⁺エミツタ層４、n⁺
エミツタ層５は正方形である場合を示したが、正
方形以外の長方形であつてもよい。

第３図ＢおよびＣにおいて、１は第１電極、２
は第２電極、３はゲート電極、４はp⁺エミツタ
層、５はn⁺エミツタ層、６はゲート層である。
今T₁が正、、T₂が負となるような電圧が印加され
た場合、Ｂにおいてはp⁺エミツタ層４とｎ層８
とからなるpn接合が逆バイアス状態となりT₁か
らT₂には電流は流れない。しかしＣにおいては
p⁺エミツタ層とｎ層８とからなるpn接合が順バ
イアス状態となりT₁からT₂へはp⁺エミツタ層
４、ｎ層８、半導体基体１００、チヤンネル領域
９、ｎ層８、n⁺エミツタ層５とからなる
p⁺nn^-nn⁺ダイオードにダイオード電流が流れ
る。このダイオード電流がトリガー電流となつ
て、p⁺エミツタ層４、ｎ層８、ゲート層６、ｎ
層８、n⁺エミツタ層５からなるp⁺npnn⁺サイリス
タがターンオンする。

ここで第１図で説明したようにT₂とＧとの間
にゲート層６が負となるような逆バイアス電圧を
印加するとＣにおけるチヤンネル部９に空乏層１
０が生じてこのサイリスタはターンオフする。
T₂が正、T₁が負となるような主電圧が印加され
た場合はＢに示したp⁺エミツタ層４、ｎ層８、
ゲート層６、ｎ層８、n⁺エミツタ層５からなる
p⁺npnn⁺サイリスタがターンオンする。ここで
T₁とＧとの間にゲート層６が負となるようなゲ
ート電圧が印加されると、このサイリスタはＣと
同様にターンオフする。したがつて、このように
第１電極にp⁺エミツタ層４、n⁺エミツタ層５、
を接続し、第２電極も同様にp⁺エミツタ層、n⁺
エミツタ層を接続する構造を有し、サイリスタの
ｐベースとなる個所にチヤンネルを有する反対導
電型のｐゲート層を設けることにより、双方向に
電流制御が行える。

本実施例によれば、ゲート層６に制御用電圧が
印加されてから数マイクロ秒以内にｎ層７，８中
の過剰キヤリアが掃き出され、一方ゲート層６と
n⁺エミツタ層４、との間のn⁺npダイオードがバ
イアス電圧によつて逆バイアスされているので、
双方向サイリスタにおけるような転流失敗が生じ
ないことは明らかである。

また明らかなように、第１図におけるスイツチ
Ｓ_G1，Ｓ_G2のいずれか一方のみを使用することに
よつて、逆導通電界効果サイリスタを得ることが
できる。このようにして得られる逆導通電界効果
サイリスタでは、スイツチＳ_Gを閉じて阻止状態
に移行するとき、半導体基体中のキヤリヤがごく
短時間でゲート層中に掃き出され、かつ制御用バ
イアス電圧Ｖ_Gによりn⁺npダイオードが逆バイア
スされているので従来の逆導通サイリスタによく
起こる転流失敗も生じない。

第４図に第３図に示す実施例の要部について、
製造方法の一例を示す。まず比抵抗が10〜50Ω−
cmのｎ型基板１００を用意しａ、選択拡散法によ
り表面濃度が約５×10¹⁷cm^-3のｐゲート層６を形
成する。不純物としては例えばほう素を用いた
ｂ。次にたとえばエピタキシヤル気相成長方法に
より約１×10¹⁵cm^-3の濃度のｎ層８を形成する
ｃ。次にｎ層８の表面からボロンあるいはアルミ
ニウムなどの不純物を拡散して埋込まれたゲート
層６に到達するように連結拡散層６ａを形成し
ｄ、ボロン、リン等を不純物源として拡散法によ
りp⁺エミツタ層４、n⁺エミツタ層５を形成する
ｅ。

なお、これまでのプロセスの説明では簡単のた
めに拡散中に形成される酸化膜を省略した。最後
にp⁺エミツタ層４、n⁺エミツタ層５、ゲート層
６ａが露出するよう通常のホトエツチング技術に
よつて酸化膜に窓開けをしアルミニウムなどの金
属を蒸着し、ホトエツチングにより、電極配線
１，２，３を形成するｆ。

第５図は第３図に示す実施例の要部について、
製造方法の他の例を示す。まず比抵抗が10〜50Ω
−cmのｎ型基板１００を用意しａ、選択拡散法に
より表面濃度が約１×10¹⁷cm^-3またはそれ以下ｐ
ゲート層６を選択的に形成する。拡散法としては
通常のプレデポジシヨン−ドライブイン方式によ
るか、またはイオンインプランテーシヨン技術に
よる拡散と、その後の熱処理工程を組合せた拡散
法などが使用される。拡散マスクとしてはシリコ
ン酸化膜、シリコン窒化膜などが使用できるｂ。

次にｃのように半導体基板表面に低濃度のリン
拡散層８を形成する。ｂで形成されたｐ層６の一
部は再びｎ型に反転する。リン濃度はたとえば、
表面で５×10¹⁷cm^-3に設定する。この結果ボロン
あるいはアルミニウムが拡散されていない部分９
がチヤンネルとしてｃに示すように半導体基体内
部に形成される。この後ｄ，ｅのようにそれぞれ
高濃度のp⁺エミツタ層４、n⁺エミツタ層５を形
成し、p⁺エミツタ層、n⁺エミツタ層、ゲート層
６の露出部へ、ｆのようにアルミニウム等の金属
を蒸着して、電気配線１，２，３を形成すること
により本実施例電界効果サイリスタが得られる。

第６図は本発明の他の実施例である。第６図Ａ
は第３図Ｂに、第６図Ｂは第３図Ｃに対応してい
る。第３図におけると同等の部分は第３図と同じ
符号で示す。チヤンネル部の位置がn⁺エミツタ
層の真下になくゲート層６の下にチヤンネルが形
成されているところが第３図に示すものと異な
る。動作は第３図で示したものと同様であるので
ここでは省略する。

第７図に、第６図に示す実施例の要部について
製造方法の一例を示す。まず比抵抗10〜50Ω−cm
のｎ型基板を用意しａ、その一主表面にボロン等
の不純物による、プレデポジシヨン−ドライブイ
ン方法による拡散法あるいはイオンインプランテ
ーシヨンによる打込み方法等によつて、表面濃度
が約５×10¹⁷cm^-3のｐゲート埋込み層６ｂを形成
するｂ。次にエピタキシヤル気相成長法によつて
ｎ層８を形成するｃ。次にｎ層８の表面からボロ
ンあるいはアルミニウム等の不純物を拡散してｐ
ゲート層６を形成する。この段階でゲート層６と
埋込みゲート層６ｂとの間にはチヤンネル部９が
生じるｄ。ｅ，ｆおよび(g)の工程はほぼ第５図で
示したものと同様であるのでここで省略する。第
７図ｈは、たとえば誘電体分離法を用いた集積回
路等に本発明を適用した一実施例を示す。ここで
１２はSiO₂等の絶縁体である。１３は多結晶Siか
らなる半導体基体であり、この表面に多数の島状
領域が形成され、この島状領域内に一単位の電界
効果サイリスタが形成されている。

第８図は本発明の更に他の実施例を示す。第８
図Ａは第３図Ｂ、第８図Ｂは第３図Ｃに対応して
いる。第３図と同等の部分は第３図におけると同
じ符号で示す。また動作機構も第３図のものと同
様であるのでここでは説明を省略する。この実施
例の場合チヤンネル幅はn⁺エミツタ層５をはさ
むp⁺ゲート層の間隔であり第３図、第５図のも
のに比べてやや広くなる。しかしながら半導体基
体１００がｎ型層８に比べて不純物濃度が低けれ
ばわずかのゲート電圧でチヤンネル９には空乏層
１０が半導体基体１００の方に長く延びてピンチ
オフされ易くなる。たとえばｎ型層８が２×10¹⁵
cm^-3、半導体基体１００が２×10¹³cm^-3であれば
空乏層の広がり方はn^-層７の方がｎ層８にくら
べて約10倍大きくなるのでn⁺エミツタ層４をは
さむｐゲート層６の間隔は、ピンチオフに要する
ゲート電圧をそれほど大きくしない。このように
半導体基体１００の不純物濃度を低くすることは
チヤンネル部の間隔を広げてもゲート電圧を低く
維持できる利点がある。

第９図は半導体基体１００の不純物濃度をｎ層
８と同じにした場合であり、n⁺エミツタ層をは
さむｐゲート層の間隔は同じゲート電圧のもとで
は第８図のものに比べて狭い。しかし半導体基体
上にｎ層８を形成する工程が不要なので第９図の
ものも用途によつては大いに利用されるべきもの
である。

第１０図は、第８図に示した実施例の要部につ
いて製造方法の一例を示す。まず抵抗率が約160
Ω−cmのn^-基板を用意しａ、その上にたとえば
エピタキシヤル成長法によつてたとえば１×10¹⁵
cm^-3の不純物濃度のｎ層８を形成するｂ。次にｎ
層８の表面からボロンあるいはアルミニウム等の
ｐ型を与える不純物を選択的に拡散し、ｎ層８を
完全につきぬけるようにするｃ。

その後ｄのようにp⁺エミツタ層４を、ｅのよ
うにn⁺エミツタ層５を形成した後、p⁺エミツタ
層４、n⁺エミツタ層５、ゲート層６の露出部
に、アルミニウム等の金属膜を蒸着し、電極配線
１，２，３を形成して本実施例電界効果サイリス
タが完成するｆ。

大電流をしや断する場合においては、これまで
実施例で述べた単位構造を同一半導体基体内に多
数個設けることによつて可能となる。この場合の
動作は前述の場合と全く同様であるので詳細な説
明は省略する。

また各実施例素子に金、白金等の重金属を拡散
したり、電子線、ガンマ線等を照射して少数キヤ
リヤのライフタイムを短縮しターンオフ時間を短
縮することも好ましい。さらに上述の実施例にお
いては便宜上各半導体領域の導電型を特定して説
明してきたが、これらの導電型をｐとｎで入れ替
えたものについても本発明の効果は達成できるこ
とは明らかである。また、第２図に示す構成にお
いて、ダイオードD₁，D₂とFCT₁，FCT₂とを同
じ半導体基体内に形成すれば、装置の小型化の点
で有利である。

このように、本発明によれば転流失敗のない双
方向半導体スイツチング装置が得られる。

【図面の簡単な説明】

第１図および第２図は本発明半導体スイツチン
グ素子のスイツチング方式を説明する回路図、第
３図は本発明の一実施例半導体スイツチング素子
の電極パターンの平面図Ａ，Ａにおける−′
部断面図ＢおよびＡにおける−′部断面図
Ｃ、第４図および第５図は、第３図の実施例の製
造方法の一例を示す図、第６図は本発明の他の実
施例を示す図、第７図は第６図の実施例の製造方
法の一例を示す図、第８図、第９図は本発明の更
に他の実施例を示す図、第１０図は第８図の実施
例の製造方法の一例を示す図である。 １……第１電極、２……第２電極、３……ゲー
ト電極、４……p⁺エミツタ層、５……n⁺エミツ
タ層、６……ゲート層、７……ｎ型層、８……ｎ
型層、９……チヤンネル部、１０……空乏層、１
１……パツシベーシヨン膜、１００……半導体基
体。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも１の主表面を有する一方導電型の
   半導体基体と、半導体基体内部に上記主表面に格
   子点状に配列されて露出するように互いに難間し
   て形成された他方導電型の複数の第１の半導体領
   域と、半導体基体内部に上記主表面において上記
   第１の半導体領域の露出部と交互に格子点状に配
   列されて露出するように互いに離間して形成され
   上記半導体基体よりも高い不純物濃度を有する複
   数の第２の半導体領域と、上記主表面上で上記第
   １の半導体領域および第２の半導体領域の露出部
   を交互につなぐ線状の一対の主電極と、半導体基
   体内部に上記主表面の上記第１の半導体領域およ
   び第２の半導体領域の露出部の間に露出するよう
   に形成された他方導電型の複数のゲート領域と、
   上記主表面上で上記ゲート領域の露出部を相互に
   つなぐ線状のゲート電極とを有し、上記一対の主
   電極間に所定の主電圧が印加されたときに上記ゲ
   ート電極と上記一対の主電極の少なくとも一方と
   の間に上記ゲート領域と上記半導体基体との間に
   形成されるpn接合を逆バイアスするような電圧
   を印加することにより、上記一対の主電極間に流
   れる主電流を少なくとも一方向でしや断する機能
   を有することを特徴とする電界効果型半導体スイ
   ツチング装置。