JPS62124692A - 電界効果半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路の電子回路構成に係り、特
に電界効果半導体集積回路において有効に用いられるゲ
ートディジタル信号伝達回路に関する。

〔従来の技術〕

電界効果半導体技術において、回路構成に当りキャパシ
タンスと他の全ての回路素子との関連は固有のものであ
り、すなわちキャパシタンスは特定の目的で形成された
キャパシタのような受動回路素子構成だけでなく、ｐチ
ャネルトランジスタおよびｎチャネルトランジスタのよ
うな能動回路素子構成と関連する。一方では動作速度を
改善するためスイッチング型トランジスタに対する前述
したキャパシタンスの減少に、他方では電子を捕えてそ
の結果実質的に永久に容量性電荷を保持および表示する
トランジスタの素子構造に対して多大な関心が向けられ
てきた。

いわゆるＭＯＳは、コンピュータおよび同様なデータ処
理装置に使用されるディジタル半導体電界効果集積回路
（デツプ）として一般的な技術になって来た。基本的な
金属−酸化物一半導体基板構造の発展に伴って、導電力
強化半導体、例えばポリシリコンと金属との置換および
窒化物（ＭＮＯＳ）のような他の層の組込みが行われる
ようになった。ＭＯＳの広範囲の応用例としては、プロ
グラマブルタイプ（ＲＯＭ、Ｓ）またはりプログラマブ
ルタイプ（ＥＰＲＯＭ５）のいずれをも含めた読取専用
メモリ　（ＲＯＭ、Ｓ）およびダイナミックタイプの書
き込み可能なメモリ　（ＤＲＡＭＳ）がある。

Ｄ　ＲＡ　ＭＳは、高速度のスイッチングが重要であり
、このため達成し得る最低の固有容量を有するスイッチ
ングトランジスタと特定のキャパシタ形成部との結合と
を各ビット記憶部に含ませることが通常行われている。

キャパシタ形成部はキャパシタ素子の充電時に一方の２
進値（通常は１”）を記憶し、他の場合には別の２進値
を示す。充電または非充電は、メモリへの書き込みにお
けるスイッチングトランジスタの状態によって制御され
る。読み込めは高インピーダンス検出回路を使用して電
荷の状態を電圧として検知することによって行われる。

キャパシタの電荷はいわゆるリフレッシュサイクルに基
づいて周期的に再充電を行わないと減衰する。各リフレ
ッシュサイクルには、通常キャパシタの電荷状態を検出
する読み込み動作と、これに続き２進値“１”を記憶す
る部所への再書き込み動作が含まれる。

電荷捕捉は、ＥＰＲＯＭに重要であり、この場合電荷捕
捉トランジスタは通常それぞれ負荷回路に結合される。

適切な捕捉電荷を常規動作論理レベルより高く設定する
ことによりトランジスタのスイッチング動作を阻止する
ことができる。非破壊読み取りは、スイッチング動作を
行い、かつ関連する負荷の電圧降下の有無を検出するこ
とにより行うことができる。所謂フローティングゲート
またはＮ０３Ｉ−ランジスタの捕捉電荷は、標準チップ
動作に使用される論理レベルより高い電圧の信号により
またはＵＶ照射により放電させることができ、これによ
りＥＰＲＯＭの再書き込みが可能な状態となる。

書き込み、消去並びに再書き込みは、通常ＥＰＲＯＭＭ
き込み装置として知られる専用の装置を使用して行われ
る。

２進値を表わす信号を電界効果チップ、例えば、ＣＭＯ
３に伝達する必要がある場合、一般的にいわゆる伝達ゲ
ートが使用される。このＣＭＯ３伝達ゲー１−は、典型
的には信号を伝達（ｍ過）する少なくとも４つのトラン
ジスタを具え、すなわち並列接続されてそれぞれ異なる
２つの２進値信号を伝達するｎチャネルトランジスタと
ｎチャネルトランジスタと、インバータとして作用する
２つの別のトランジスタとを具える。さらに別の４個以
上のトランジスタを使用してラッチを形成することによ
り、伝達ゲートの状態を動作の記憶状態の基礎とするこ
とができる（このことは別のトランジスタを使用して後
に述べるプログラマブル論理アレイチップに関する選択
を行うことと共に必要とされるものである）。

ＤＲＡＭチップからの読み取りによりそれぞれのビット
部に対する電圧状態を効果的に検知し、この電圧状態は
記憶容量性電荷に左右されることは明らかである。また
、この検知動作は伝達ゲートの必要条件から全く異なる
ものであることも明らかである。すなわち、伝達ゲート
は信号をその入力側からその出力側に効果的に伝達する
必要があり、例えば、認識可能でかつ動作的に等価な信
号、通常は論理「高」および論理「低」信号を再生する
必要がある。

さらに、より簡単な伝達ゲート回路が必要とされる場合
がある。従って、このような簡単な回路構成を使用しな
いでプログラマブル論理アレイチップ（ＰＬＡ）の能力
を高めようとすれば、必然的に論理セルの複雑性を増大
させる結果となり、このことは殊に再配列可能な条件を
基礎とする実際の動作において再プログラム化を簡単に
得る必要がある場合に顕著となる。従来のＰＬＡチップ
は、その有効面積の大部分を、ゲート入力側とゲート出
力側とのすべての接続可能な７トリソクスの構成に割り
当てており、この場合７トリソクスの交差点において一
般的に不可逆性の相互接続選択を行うと共に実際のゲー
ト回路は一般的に前記有効面積の端部に限定している。

ゲート容量を著しく増大させる唯一の手段は、論理回路
の占有面積に対する相互接続部の面積を減少させること
にあり、殊に論理回路セルを有効チップ面積全体に亘り
一様に分布させることである。それ故、新規でかつ有利
なＰＬＡ用の配列可能な論理チップ、すなわち実質的に
均一に分布された論理回路、好ましくはそれぞれが単−
論理機能を有する簡単な従来型の論理ゲートを有する。

？！理チップを提案した。しかしながら、原位置におい
て再配列可能性を達成するために、従来型の伝達ゲート
またはマルチプレクサを相互接続に使用すると問題が残
る。その理由は、これらの伝達ゲートまたはマルチプレ
クサはそれぞれ過大なチップ面積を使用して適数の簡単
な構造の論理ゲート回路の個々の入力側および出力側に
機能させ得る必要があるからである。簡単な論理ゲート
、例えば、２人力型ＮＡＮＤゲートを使用することが特
に有利であると信じられている。そして、このような制
約を許容する場合にはチップ上に大型で機能的に配列可
能な論理回路セルを構成することが可能となるが、セル
数が比較的に少数゛となり、その結果ＵＬＡの設計に携
わる回路デザイナ−にとっては融通性および／または関
心性は少なくなる。

この発明の目的は、電界効果半導体チップ用の比較的簡
単な信号伝達回路を提供するにある。

この発明によれば、電界効果半導体チップのゲート２進
信号伝達回路は、単一信号通過制御トランジスタを備え
、このトランジスタはその一方の電極に対するビット信
号入力側とその他方の電極からのビット信号出力側との
間に接続され、さらに制御電極を備え（これを付勢する
ことにより第一電極と第二電極の間に導通状態が正常に
確立される）、この制御電極に所定の間隔でのみ動作す
るスイッチング回路を接続して一時的付勢を行い、さら
に単一信号通過制御トランジスタが前記制御電極の付勢
中に信号を通過するよう動作するようにしたことを特徴
とする。このような付勢動作により単一信号通過制御ト
ランジスタは導通状態ずなわち導通可能となり、この導
通状態は若干の’ｔｔ＆、衰を伴いながら繰り返され、
従って、前記所定間隔で定期的リフレッシュが行われる
ようになる。単一信号通過制御トランジスタの固有キャ
パシタンスのために、制御電極に付勢が加えられる度毎
に電荷が蓄積されるようになる。スイッチング回路は、
先に述べた所定間隔での付勢中に放電電圧を供給せず、
むしろ付勢動作によるリフレッシュ中に制御電極を“フ
ローティング状態に保持するように動作する。勿論単一
信号通過制御トランジスタはその制御電極に間欠的に付
勢が行われているにもかかわらず連続的に信号通過を行
うことができる。

この発明の実施例は同一チップ上の論理ゲート回路に対
する入力側またはこの論理ゲート回路からの出力側を形
成するのに特に有用であり、殊にこれらの入力側または
出力側がビット信号を受信しまたは供給するか否かを決
めるのに有用である。プログラマブル論理アレイに対す
る本発明の適用性は明らかである。すなわち論理ゲート
入力側に対する可能な接続路またはその出力側からの可
能な接続路が導通状態にあるかどうかを選択するために
本発明を適用することができる。導通を行うため制御電
極を周期的に付勢して単一信号通過制御トランジスタを
強制的に飽和状態とし、さらにこの付勢間隔は、トラン
ジスタのオン状態を消失しない程度に、すなわち固有の
容量性電荷が流出して実質的な導通が妨げられるように
ならない程度に短く保持する。従って別の切換え可能な
トランジスタを使用して付勢動作の制御を行うことが好
ましい。

また、さらに別の切換え可能なトランジスタを直列に接
続して使用することもでき、またこれらの２つのスイッ
チングトランジスタを二重ゲ−Ｉ−ＭＯ３ＦＥＴに置換
することもでき、これにより一致電流選択を行って組み
合せた単一信号通過制御トランジスタの付勢を可能とす
る。

このような配置は、ＲＯＭの適切なビ・ノド位置（信号
通過制御トランジスタ当り一つのビ・ノド位置）の読み
出しと同期してイネーブルを行って実際の付勢動作を前
記のビ・ノド位置に記憶さ・せたビット値に依存させる
回路構成に特に有用である。

この発明の単一信号通過制御トランジスタは従来の伝達
ゲートに較べて著しく簡単な構造となっている。さらに
、ダイナミックＲＡＭ（Ｄ　ＲＡＭ）のビット記憶部の
作用に比較してこの発明のトランジスタは有効な記憶機
能とスイッチング機能とを有する。またダイナミ・ツク
ＲＡＭ　（ＤＲＡＭ）に比較して各々のリフレ・ノシュ
動作の１）１）に読み出し９Ｊ作を行う必要がない。

その理由は所望の導通状態が外部的に得られる信号によ
りまたは所定の構成を示す記憶内容により確認されるか
らである。

チップの電界効果トランジスタにお１．Ｊる実際のキャ
パシタンスはＭＯＳ）ランジスタ構体の幾何学的形状お
よび材料に左右されるので、この発明においては信号通
過制御トランジスタを少なくともチップの他の（スイッ
チング）トランジスタ構体に対してキャパシタンスが増
大するよう構成する（このことはキャパシタンスを減少
させるようにする開発の主目的に追従し得るものである
）。従って、リフレッシュの間隔を長くすることが可能
となりおよび／または出力／入カビソト信号の電圧適合
度を改善することができる。しかしながら、この発明で
は標準のチップ製造技術を使用して３μｍのサイズでし
かも約ｌ　ｒｎ　ｓ　ｅ　ｃの特定付勢間隔を有するＣ
ＭＯＳを製造することを実行可能にしたことである。

この場合の単一信号通過制御トランジスタが、従来の伝
達ゲートに関連し、かつトランジスタ１　ら しきい値レベル効果（従来ＶＴ（電圧しきい値）と称さ
れる）によって典型的には５ｖで論理「高」を与え、０
■で論理「低」を与える通常の電圧適合度では動作する
ことができないことは明らかである。先の課題は、異な
る動作電圧を用いること、すなわち常規の論理レベル出
力信号（後述する）を加えることにより、または関連す
る論理回路の低い動作速度を選択することにより達成で
きる。但し、この場合前記の論理回路、つまり簡単な論
理ゲートが通常特定された電圧（これはしばしば適用さ
れる）以下で動作することを条件とする。

単一信号通過制御トランジスタにｎチャネルを使用する
と所謂「基板効果」を含むしきい値レベル効果のために
、高レベル論理信号が劣化するようになる。少なくとも
一つのトランジスタに対ししきい値レベルを許容状態に
する必要があり、従って、この場合には、通常の＋５ｖ
（論理「高」レベルとしての）よりも充分に高いものが
必要とされる。しかしながら、ｐチャネル信号通過制御
トランジスタを使用すると（この場合ＶＴに対する「基
板効果」は少ない）、劣化現象は論理「低」レベルで実
際に発生し、従って完全なターンオフを行うために通常
の論理「高」レベル（５Ｖ）より大きい電圧を必要とせ
ず、また２つのスイッチングトランジスタを介してもｐ
チャネルトランジスタをターンオンするのに５Ｖより大
きい電圧を必要としない。

トランジスタを＋５■と一５ｖとの間で動作させること
が、＋５Ｖより充分に大きい電圧と零電圧との間で動作
させることより有利であることは明らかである。標準論
理「高レベル」との基本的な適合性の問題があり、等価
レベルによる電力供給の必要性は技術的にもまた経済的
にも全く取るに足らないものであり、いずれにしてもチ
ップの残余の部分に比べてわずか一５Ｖの低い電力消費
に過ぎない。

ＭＯＳ）ランジスタの製造に適用される最少の寸法およ
び幅は集積回路技術の開発が進むに従い減少されること
は明らかであり、例えば、■ｂ ３μｍから１．５μｍにさらには１μｍにさえ減少し、
これにより必然的に迅速な応答が可能となる。その結果
、低論理電圧でも高速化を計ることができる。そこで、
ｎチャネル単一信号通過制御Ｉ・ランジスタの使用が可
能となり、この点については後に詳しく述べる。

〔実施例〕

本発明の特定の実施例について添付図面を参照しながら
説明する。第１図はゲート入力端に本発明を使用した選
択可能な接続部を有する論理ゲート部を示す回路図、第
２Ａ〜２０図は配列可能な論理回路の応用例を示す。

図において、第１図に示す回路はＣＭＯＳチップ上で容
易に実現できるものである。区域１０は２人力ＮＡＮＤ
ゲートとして機能し得る従来の一般的な回路構成内の４
つのトランジスタを示し、このＮＡＮＤゲート１０は入
力側１２Ａ。

１２Ｂ並びに出力側１２ａを有し、後述するように供給
電圧ＶＤＩ、ＶＤ２並びに基板電圧ＶＳが印加される。

区域２０は、ゲー１−１０の入力側１２Ａおよび１２Ｂ
にそれぞれ信号を通過するための本発明のｎチャネル単
−信号通過制御トランジスタ２０Ａおよび２０Ｂを示す
。区域３０は、単一信号通過制御トランジスタの制御電
極（ゲー））２２Ａおよび２２Ｂを付勢するスイッチン
グトランジスタを示し、そして３２Ａおよび３４Ａ、３
２Ｂおよび３４Ｂの各対として示されて、ライン３６Ｒ
および３６Ｃを介して単一信号通過制御トランジスタ２
０Ａ、２０Ｂの一致電流選択を行う。

単一信号通過制御トランジスタ２０Ａおよび２０Ｂは、
それぞれソース電極２４Ａ、２４Ｂおよびドレイン電極
２６Ａ、２６Ｂを有し、それぞれゲート入力側１２Ａお
よび１．２　Ｂと、信号ライン２８Ａおよび２８Ｂとの
間に直列接続される。単一信号通過制御トランジスタ２
０Ａおよび２０Ｂによって、それぞれライン２８Ａ。

２８Ｂ上の信号をゲート入力側１２Ａ、１２Ｂに認識可
能かつ有効な方法で通過（供給）するか否かを制御しｆ
ｌるようにする。すなわちトランジスタ２０Ａ、２０Ｂ
のいずれか一方が導通可能である場合、このトランジス
タによりピント信号を通過せしめ、そうでない場合はビ
ット信号を通過せしめない。単一信号通過制御トランジ
スタ２０Ａおよび２０Ｂは、対応するスイッチングトラ
ンジスタ３２Ａ、３４Ａおよび３２Ｂ、３４Ｂがライン
３６Ｒおよび３６Ｃ上の信号によって導通可能になると
飽和状態となり、その結果導通可能になる。次いで、適
正な付勢信号が付勢ライン３８Ａおよび３８Ｂのうちの
対応する一方に供給されるようになる。付勢ライン３８
Δまたは３８Ｂ上に適正な電圧レベルが存在するか否か
によって、対応する単一信号通過制御トランジスタ２０
Ａおよび２０Ｂがターンオンされるかどうかが決る。

図示の信号通過制御トランジスタをｎチャネルとし、通
常の５Ｖ（高レベルの論理値）よりも低い電圧および通
常のＯＶ（低レベルの論理値）において論理ゲートが動
作するものとする場合、ＶＤＩは３■に、ＶＤ２は５Ｖ
に、ＶＳはＯＶに設定することができる。信号通過制御
トランジスタ（図示せず）をｎチャネルとする場合には
、関連電圧はＶＤＩおよびＶＤ２ともに５Ｖで、論理ゲ
ートのＶＳはＯＶ、信号通過制御トランジスタのＶＳは
一５Ｖに設定される。

付勢ライン３８Ａ、３８Ｂは、リフレッシュ回路４０か
ら導出され、このリフレッシュ回路４０は、ラッチレジ
スタ４２の記憶内容に従って付勢ライン３日に所定の間
隔で信号を供給する。このラッチレジスタ４２は、外部
記憶装置またはその他の適当な２進値号源で構成するこ
とができ、この２進値号源の一方の２進値は信号通過制
御トランジスタ２０Ａおよび２０Ｂの“オン”を示し、
他方の２進値は“オフ”を示す。また、リフレッシュ回
路４０は便宜上ライン３６Ｒおよび３６Ｃに対してイネ
ーブル選択信号を供給するものとして示す。

最も簡単な回路構成は、唯一個のスイッチングトランジ
スタ、例えば３２Ａと、トランジスタ３２Ａをターンオ
ンさせるためライン３６Ｒおよび３８Ａ上の信号を一致
させることだけであることは明らかである。実際、ライ
ン３８Ａは、適切な電圧レベルに絶えず接続されて、ス
イッチングトランジスタ３２Ａがターンオンした際には
常に付勢信号を供給する。次いで、リフレッシュはライ
ン３６Ｒ上に信号を周期的に加えることによって完全に
実行され、この信号によって、単一信号通過制御トラン
ジスタ２０Ａを信号通過可能状態にする必要がある場合
にのみ、トランジスタ３２Ａを“オン”状態に切換える
。

この点に関して重要なことは、各々が単一信号通過制御
トランジスタ２０およびスイッチング回路３２または３
２．３４からなる図示の伝達ゲートのダイナミック特性
のため、所定間隔のリフレッシュを必要としく伝送可能
である時）、その結果、単一信号通過制御トランジスタ
は、充分な導通状態に保持されて接続されたゲート入力
側に対して有効な信号を通過し得るようにする。このよ
うな信号通過制御動作は、周期的なリフレッシュの実行
中に行われる。このリフレッシュ中、ライン３８は“フ
ローティング状態に保持される。

単一信号通過制御トランジスタ２０の導通状態の最初の
設定時において、トランジスタ３２および３４がターン
オンされかつライン３８上に付勢信号が存在することに
より単一信号通過制御トランジスタ２０のチャネルが飽
和状態となり、その結果単一信号通過制御トランジスタ
２０の状態が切換ねる。この動作の過程において、その
制御電極２２を介して注入される正孔（ｐチャネル形単
−信号通過制御トランジスタでは電子）によって必然的
に容量性電荷が発生するが、この電荷はトランジスタ３
２．３４がターンオフされて非導通状態になった後放電
されるようになる。この現象が発生する前にトランジス
タ３２．３４を再びターンオンし、そして再びライン３
８上に信号を短時間加えて単一信号通過制御トランジス
タ２０のチャネルを再び飽和させるようにする。その結
果、反復可能な書き込みザイクルが行われて付勢ライン
を介して規定される基準に対応する単一信号通過制御ト
ランジスタの状態が維持される。

入力側１２Ａ、１２Ｂからの分岐ライン１２Ｘおよび１
２Ｙは、単一信号通過制御トランジスタ回路を使用して
それぞれ２８Ａおよび２８Ｂ以外の入力ラインを選択す
ることを示し、これにより２人力ＮＡＮＤゲート１０へ
の給電を可能にする。同様に分岐ライン１２２から出力
側の選択を行うことができる。

本発明の一つの応用例は、勿論改良型のＰＬＡに関する
ものであり、殊にマトリックスアレイ状にチップ上に論
理ゲートを実質的に均一に配列する型式のものである（
これについては別の特許出願を行った）。この場合、そ
れぞれの論理ゲート部は第１図に対応させることができ
、例えば入力側］ＯＡ、１０Ｘを先に述べた別のゲート
から直接導出し、そして別の入力側を分岐ライン出力１
２Ａ、１２Ｘを選択的に接続することもできる広範な接
続路（通常行および列に後続する）から導出する。

このことから明らかなように、チップ動作を変更または
制御するために接続の利用または機能選択が望まれる場
合は別の応用が考えられる。

例えば、複雑で配列可能な論理セルを提供することが望
まれ、これにより本発明の実施例を用いて何れの出力側
が入力信号を受けるかを選択する信号路スイッチング型
の回路の代りに、特定の回路構成に対し所望の可能な接
続を設定し得るようにする。この場合の極めて簡単な応
用例を第２Ａ図、Ｂ図、Ｃ図に示す。

第２Ａ図において、選択回路（前述した３０または５０
）は個所７０．７２に使用され、ＡＮＤ機能またはＮＡ
ＮＤ機能の選択を行う。

第２Ｂ図において、選択回路は半加算回路に関してその
２つの出力側（８２，８４参照）に使用され、少なくと
も単一出力論理に対し、２つの出力側が許容される半加
算器の機能（８２および８４が共に導通）、または排他
的−ＯＲ機能（８２のみ導通）、またはＡＮＤ機能（８
４のみ導通）の選択を行い得るようにする。

第２Ｃ図において、選択回路はフリップフロップ回路に
関して使用され、ここでは選択回路はＸ印で示すと共に
Ｓｌ−Ｓ４の参照符号を付す。本例では基本的なＳＲフ
リンプフロンプは、選択回路８１〜Ｓ４を全てオフ状態
にした際に得られ、ＳＲフリップフロップはＳｌのみ導
通させた際に得られ、Ｄ形フリップフロップは８１〜Ｓ
４を導通させた際にのみ得られ、Ｔ形フリップフロップ
はＳ４のみオフ状態にした際に得られる。

【図面の簡単な説明】

第１図はゲート入力端に本発明回路を使用した選択可能
な接続部を有する論理ゲート部を示す回路図、第２Ａ〜
２０図は配列可能な論理回路の応用例を示すブロック回
路図である。 １２八、１２Ｂ　、、、ビット信号出力側２０Ａ、２０
Ｂ　、、、単一信号通過制御トランジスタ２２Ａ、２２
Ｂ　、、、導通制御端子 ２４八、２４Ｂ　、、、一方の電極 ２６八、２６Ｂ　、、、他方の電極 ２８Ａ、２８Ｂ　、、、ビット信号入力側３２八、３２
Ｂ　、、、電界効果トランジスタ３４Ａ、３４Ｂ　、、
、電界効果トランジスタ３８Ａ、３８Ｂ　、、、信号

Claims (9)

【特許請求の範囲】
1. （１）少なくとも１つのゲート２進信号伝達回路構成を
   有し、この回路構成は単一信号通過制御トランジスタ（
   ２０Ａ、２０Ｂ）とスイッチング回路（３２、３４）と
   からなり、前記単一信号通過制御トランジスタはその一
   方の電極（２４Ａ、２４Ｂ）に対するビット信号入力側
   （２８Ａ、２８Ｂ）とその他方の電極（２６Ａ、２６Ｂ
   ）からのビット信号出力側（１２Ａ、１２Ｂ）との間に
   接続され、前記スイッチング回路に単一信号通過制御ト
   ランジスタの導通制御端子（２２Ａ、２２Ｂ）を接続し
   てそれぞれ一時的にそれぞれ所定間隔をもって付勢し、
   信号通過制御トランジスタは、固有かつ未放電の容量に
   よる導通の繰返しに依存する順次の付勢動作中に信号を
   通過するよう動作することを特徴とする電界効果半導体
   集積回路。
2. （２）特許請求の範囲第１項記載の集積回路において、
   スイッチング回路（３２、３４）は第１の別の電界効果
   トランジスタ（３２Ａ、 ３２Ｂ）を有し、この電界効果トランジスタ（３２Ａ、
   ３２Ｂ）は、前記単一信号通過制御トランジスタ（２０
   Ａ、２０Ｂ）の導通制御端子（２２Ａ、２２Ｂ）の付勢
   を決める信号（３８Ａ、３８Ｂを介して）を導通し得る
   ように接続し、かつこれ以外の場合には導通制御端子（
   ２２Ａ、２２Ｂ）をフローティング状態を維持するよう
   に接続してなる電界効果半導体集積回路。
3. （３）特許請求の範囲第２項記載の集積回路において、
   スイッチング回路（３２、３４）は第２の別の電界効果
   トランジスタ（３４Ａ、 ３４Ｂ）を有し、これに第１の別のトランジスタ（３２
   Ａ、３２Ｂ）を接続して、後者を２つのイネーブル信号
   に従って導通可能に制御してなる電界効果半導体集積回
   路。
4. （４）特許請求の範囲第３項記載の集積回路において、
   第２の別のトランジスタ（３４Ａ、 ３４Ｂ）は、第１の別のトランジスタ（３２Ａ、３２Ｂ
   ）に対して直列に接続して導通可能にし、これにより別
   のトランジスタ（３２、３４）が共に一致して（ライン
   ３６Ｒ、３６Ｃを介して）導通可能となると共に付勢信
   号（３８Ａ、３８Ｂを介して）を他のトランジスタを介
   して加えた際にのみ信号通過制御トランジスタを導通状
   態にするようにしてなる電界効果半導体集積回路。
5. （５）特許請求の範囲第２項乃至第４項のいずれかに記
   載の集積回路において、別のトランジスタ（３２）およ
   び（３４）を信号通過制御トランジスタとは逆極性のチ
   ャネル型としてなる電界効果半導体集積回路。
6. （６）特許請求の範囲第２項乃至第５項のいずれかに記
   載の集積回路において、さらにリフレッシュ制御回路（
   ４０）を設け、このリフレッシュ制御回路を所定間隔で
   繰返し動作させて前記スイッチング回路に対してイネー
   ブル信号を供給することからなる電界効果半導体集積回
   路。
7. （７）特許請求の範囲第６項記載の集積回路において、
   さらに付勢信号の供給を制御するラッチレジスタを設け
   てなる電界効果半導体集積回路。
8. （８）特許請求の範囲第１項乃至第７項のいずれかに記
   載の集積回路において、入力側および／または出力側（
   １２Ａ、１２Ｂ）に各々が前記信号通過制御トランジス
   タ（２０Ａ、 ２０Ｂ）を具える選択可能な接続路を有する論理回路（
   １０）を設けてなる電界効果半導体集積回路。
9. （９）特許請求の範囲第１項乃至第８項のいずれかに記
   載の集積回路において、各信号通過制御トランジスタ（
   ２０Ａ、２０Ｂ）の固有ゲート容量を、集積回路の他の
   トランジスタ （３２、３４）に関して増大するようにしてなる電界効
   果半導体集積回路。