JPS62122268A - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JPS62122268A JPS62122268A JP60261455A JP26145585A JPS62122268A JP S62122268 A JPS62122268 A JP S62122268A JP 60261455 A JP60261455 A JP 60261455A JP 26145585 A JP26145585 A JP 26145585A JP S62122268 A JPS62122268 A JP S62122268A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/191—Photoconductor image sensors
- H10F39/192—Colour image sensors
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、半導体基板上に走査回路および光導電層を積
層化した固体撮像素子に関するものである。
層化した固体撮像素子に関するものである。
［従来の技術］
この種の積・層型の固体撮像素子においては、光感度を
高めるために、非晶質シリコンによる光導電層をＭＯＳ
型、 ｃａｎ型あるいはＢＢＤ型の走査回路基板上に積
層させている。
高めるために、非晶質シリコンによる光導電層をＭＯＳ
型、 ｃａｎ型あるいはＢＢＤ型の走査回路基板上に積
層させている。
［発明が解決しようとする問題点］
しかしながら、このような積層型の固体撮像素子におい
ては、積層される非晶質シリコンにおける平面方向の抵
抗が他の材料に比べて若干低いため、解像度が大きく劣
化し、混色も大きい。この欠点を除去すべく非晶質シリ
コン膜を高抵抗化した場合、キャリア移動度が低下した
り、トラップ密度の増加に伴なう残像の増加などの欠点
があった。
ては、積層される非晶質シリコンにおける平面方向の抵
抗が他の材料に比べて若干低いため、解像度が大きく劣
化し、混色も大きい。この欠点を除去すべく非晶質シリ
コン膜を高抵抗化した場合、キャリア移動度が低下した
り、トラップ密度の増加に伴なう残像の増加などの欠点
があった。
一方、光導電層を画素毎に分離した固体撮像素子も考え
られるが、このような素子の製造に際しては、微細加工
が伴い、その結果、製造工程数が増加し、コスト高にな
るという問題がある。
られるが、このような素子の製造に際しては、微細加工
が伴い、その結果、製造工程数が増加し、コスト高にな
るという問題がある。
［問題点を解決するための手段］
そこで本発明は、以上のような問題を解消することを目
的とする。そのために本発明では、複数の画素の走査回
路を設けた半導体基板と、基板上に配置した光導電層と
を有する固体撮像素子において、光導電層中の複数の画
素を区画する位置にキャリヤに対するポテンシャルバリ
アを形成するための不純物添加領域を形成したことを特
徴とする。
的とする。そのために本発明では、複数の画素の走査回
路を設けた半導体基板と、基板上に配置した光導電層と
を有する固体撮像素子において、光導電層中の複数の画
素を区画する位置にキャリヤに対するポテンシャルバリ
アを形成するための不純物添加領域を形成したことを特
徴とする。
［実施例］
以下に図面を参照して本発明の詳細な説明する。
第１図（Ａ）は本発明固体撮像素子の一実施例の構造を
示し、第１図（Ｂ）〜（Ｄ）は同素子の製造工程の一例
を示す。ここで、ｌは走査回路基板、２は光導電層部分
を示す。走査回路基板ｌは公知のいかなる形態であって
もよく、例えば、ＭＯＳ型素子、ＣＣＤあるいはＢＢＤ
で構成できる。以下では、その−例として、ＭＯＳ型素
子により走査回路基板ｌを構成して示す。
示し、第１図（Ｂ）〜（Ｄ）は同素子の製造工程の一例
を示す。ここで、ｌは走査回路基板、２は光導電層部分
を示す。走査回路基板ｌは公知のいかなる形態であって
もよく、例えば、ＭＯＳ型素子、ＣＣＤあるいはＢＢＤ
で構成できる。以下では、その−例として、ＭＯＳ型素
子により走査回路基板ｌを構成して示す。
すなわち、走査回路基板ｌは、Ｐ（ポリ）−５ｉ（シリ
コン）２＆＆１０上に、ソース１２、ドレイン１４およ
びゲート１８から成るＭＯＳ電界効果トランジスタを有
し、各ＭＯＳ電界効果トランジスタ間を５ｉ０７絶縁層
１１０で分離する。ゲートｔｅはＰＳＧ（リンシリケー
トガラス）あるいは５１０２による絶縁層１３０に埋め
込まれている。１２０はソース１２に接続された電極で
あり、この電極１２０をＰＳＧ 、５ｉ０２Ｓｉ Ｎａ
あるいはポリイミド等の有機物による絶縁層１５０によ
り覆って、その上に、ソース！２に接続され、１画素を
区画する下地電極層２０を一様に配置する。下地電極層
２０としてはＡ立−Ｓｉ、Ａ交−９ｉ−ＣｕまたはＮｏ
などの遷移金属を用いることができる。
コン）２＆＆１０上に、ソース１２、ドレイン１４およ
びゲート１８から成るＭＯＳ電界効果トランジスタを有
し、各ＭＯＳ電界効果トランジスタ間を５ｉ０７絶縁層
１１０で分離する。ゲートｔｅはＰＳＧ（リンシリケー
トガラス）あるいは５１０２による絶縁層１３０に埋め
込まれている。１２０はソース１２に接続された電極で
あり、この電極１２０をＰＳＧ 、５ｉ０２Ｓｉ Ｎａ
あるいはポリイミド等の有機物による絶縁層１５０によ
り覆って、その上に、ソース！２に接続され、１画素を
区画する下地電極層２０を一様に配置する。下地電極層
２０としてはＡ立−Ｓｉ、Ａ交−９ｉ−ＣｕまたはＮｏ
などの遷移金属を用いることができる。
光導電層部分２は、下地電極層２０の上に形成される。
下地電極層２０の上にまずポロンを添加した高抵抗のｉ
形の（水素化）非晶質シリコン（ａ −５ｉＨ）層２２
（ノンドープのままのｎ形弁晶質シリコン層でもよい）
を０．５〜３．０ ｇｔａ厚で配置し、この１ｉａ−５
ｉＨ層２２の上に不純物添加によるｐ形（水素化）非晶
質シリコン（ａ−ＳｉＨ）層２４を５０〜５００ 人厚
で配置する。
形の（水素化）非晶質シリコン（ａ −５ｉＨ）層２２
（ノンドープのままのｎ形弁晶質シリコン層でもよい）
を０．５〜３．０ ｇｔａ厚で配置し、この１ｉａ−５
ｉＨ層２２の上に不純物添加によるｐ形（水素化）非晶
質シリコン（ａ−ＳｉＨ）層２４を５０〜５００ 人厚
で配置する。
ついで、第１図（Ｂ）に示すように、ｐ形ａ−９ｉＨ層
２４上に画素領域に対応してレジストパターン３゜を形
成し、ａ−５ｉＨ層２２中にチャンネルストッパーとし
てのｐ中領域２５（不純物添加領域）を形成するための
次のようなイオン注入を行う。
２４上に画素領域に対応してレジストパターン３゜を形
成し、ａ−５ｉＨ層２２中にチャンネルストッパーとし
てのｐ中領域２５（不純物添加領域）を形成するための
次のようなイオン注入を行う。
イオン注入条件： （加速電圧５０〜２００ＫｅＶ 、
ドーズ量Ｉ ＸｌＯ１２〜、Ｉ Ｘ １０１１０ｌ６’
−ｃ’ Ｂ” 、 Ｉｎ＋等の■族原子を注入） その後、レジストパターン３０をアッシャ−により剥離
し、洗浄した後、イオン注入により生じたａ−Ｓｉ８層
２２中の欠陥を低減し、注入原子を活性化するために、
次のようなＨ２プラズマアニールを行い、ａ−Ｓｉ８層
２２中にｐ中領域２５を形成する。
ドーズ量Ｉ ＸｌＯ１２〜、Ｉ Ｘ １０１１０ｌ６’
−ｃ’ Ｂ” 、 Ｉｎ＋等の■族原子を注入） その後、レジストパターン３０をアッシャ−により剥離
し、洗浄した後、イオン注入により生じたａ−Ｓｉ８層
２２中の欠陥を低減し、注入原子を活性化するために、
次のようなＨ２プラズマアニールを行い、ａ−Ｓｉ８層
２２中にｐ中領域２５を形成する。
Ｌ結合またはＣ結合のプラズマ励起装置を準備し、その
アノード側に素子サンプルをセットして、高真空雰囲気
にした後、 Ｈ２ガスを導入してプラズマを励起し、得
られたプラズマ雰囲気に曙す、アニール条件は、圧力＋
０．１〜１０Ｔｏｒｒ、素子サンプル温度：１５０〜
３５０度、時間：３０分〜１時間で行った。なお、この
ようなｐ中領域２５をａ−Ｓｉ８層２２中の画素間に形
成することによって、ｐ＋（領域２５） −ｉ （層
２２）接合による電子に対するポテンシャルバリアが形
成され、このため、ａ−３ｉＨ層２２中におけるキャリ
ア（電子）の画素間移動が効果的に抑えられ、平面方向
の混色が防止される。
アノード側に素子サンプルをセットして、高真空雰囲気
にした後、 Ｈ２ガスを導入してプラズマを励起し、得
られたプラズマ雰囲気に曙す、アニール条件は、圧力＋
０．１〜１０Ｔｏｒｒ、素子サンプル温度：１５０〜
３５０度、時間：３０分〜１時間で行った。なお、この
ようなｐ中領域２５をａ−Ｓｉ８層２２中の画素間に形
成することによって、ｐ＋（領域２５） −ｉ （層
２２）接合による電子に対するポテンシャルバリアが形
成され、このため、ａ−３ｉＨ層２２中におけるキャリ
ア（電子）の画素間移動が効果的に抑えられ、平面方向
の混色が防止される。
なお、イオン注入により生じたａ−Ｓｉ８層２２中の欠
陥は次のようにして低減される。すなわち、上記アニー
リングによって層２２中のＨが拡散して、イオン注入に
より形成された＆−５ｉＨ層２２中のダングリングボン
ドと結合することによって欠陥低減が図られる６ ついで、第１図（Ｃ）に示すようにｐ形ａ −３ｉＨ層
２４上にスパッタにより次のような透明電極層２６を形
成する。
陥は次のようにして低減される。すなわち、上記アニー
リングによって層２２中のＨが拡散して、イオン注入に
より形成された＆−５ｉＨ層２２中のダングリングボン
ドと結合することによって欠陥低減が図られる６ ついで、第１図（Ｃ）に示すようにｐ形ａ −３ｉＨ層
２４上にスパッタにより次のような透明電極層２６を形
成する。
スパッタ条件（材料：ＩＴＯ、Ｉｎ２Ｏ３，５ｎ０２等
、層厚：５０〜５００人、素子サンプル温度：１００〜
２５０’Ｃ） そして、透明電極層２６上に、光シールド層として、
Ａｎ 、ＡＩ −５ｉ−Ｃｕ、 Ｈａ、 Ｃｒ、 Ｗ等
の金属を膜厚１０００〜３０００人になるように、ＥＢ
蒸着あるいはスパッタにより付着し、ついでレジストパ
ターニングおよびエツチングによって、第１図（Ｄ）に
示すように、当該光シールド層２７が受光部エリアを除
いた部分、すなわち、ｐ中領域２５の直上の透明電極層
２６上にのみ残るようにする。
、層厚：５０〜５００人、素子サンプル温度：１００〜
２５０’Ｃ） そして、透明電極層２６上に、光シールド層として、
Ａｎ 、ＡＩ −５ｉ−Ｃｕ、 Ｈａ、 Ｃｒ、 Ｗ等
の金属を膜厚１０００〜３０００人になるように、ＥＢ
蒸着あるいはスパッタにより付着し、ついでレジストパ
ターニングおよびエツチングによって、第１図（Ｄ）に
示すように、当該光シールド層２７が受光部エリアを除
いた部分、すなわち、ｐ中領域２５の直上の透明電極層
２６上にのみ残るようにする。
かくして、第１図（Ａ）のような構造の積層型固体撮像
素子が得られる。
素子が得られる。
第２図（Ａ）は本発明固体撮像素子の他の実施例の構造
を示し、第２図ＣＢ）〜（Ｆ）は同素子の製造工程の一
例を示す。なお、第１図と同一部分は同一符号を付す。
を示し、第２図ＣＢ）〜（Ｆ）は同素子の製造工程の一
例を示す。なお、第１図と同一部分は同一符号を付す。
すなわち、１は走査回路基板であって、ｐ−９ｉ基板１
０上にソース１２．ドレイン１４およびゲー）１８から
なるＭＯＳＦＥＴを有する。１１０は各ＭＯＳＦＥＴ間
を分離する絶縁層、１２０はソース１２に接続された電
極、１３０および１５０は絶縁層、１４０はドレイン１
４に接続された電極である。
０上にソース１２．ドレイン１４およびゲー）１８から
なるＭＯＳＦＥＴを有する。１１０は各ＭＯＳＦＥＴ間
を分離する絶縁層、１２０はソース１２に接続された電
極、１３０および１５０は絶縁層、１４０はドレイン１
４に接続された電極である。
２は光導電層部分であって、電極１２０に接続した下地
電極層２０上に形成する。すなわち、第２図（Ｂ）に示
すように、まず下地電極層２０上にｉ形のａ−Ｓｉ８層
２２を０．５〜３．０ ｇｍ厚で配置し、この上にｐ形
のａ−Ｓｉ０層２４を５０〜５００人厚で配置し、さら
にその上にＩＴＯなどの第１透明電極層２６Ａを配置す
る。
電極層２０上に形成する。すなわち、第２図（Ｂ）に示
すように、まず下地電極層２０上にｉ形のａ−Ｓｉ８層
２２を０．５〜３．０ ｇｍ厚で配置し、この上にｐ形
のａ−Ｓｉ０層２４を５０〜５００人厚で配置し、さら
にその上にＩＴＯなどの第１透明電極層２６Ａを配置す
る。
ついで第１図（Ｃ）に示すように第１透明電極層２ｅＡ
上に画素領域に対応してレジストパターン３０を形成し
、ＲＩＥ（反応性イオンエツチング）あるいはドライエ
ッチ装置により、レジストパターン３０のパターニング
（開孔）された部分の直下の第１透明電極層２８Ａおよ
びａ−９ｉ）１層２４をバターニングし、さらにその下
のａ−ＳｉＨ層２層上２上２８を形成する。このとき、
溝２８の底から絶縁層１５０までの距ｇｌＬは、１．０
〜０．５ＪＬＩ１１となるように溝を形成する。
上に画素領域に対応してレジストパターン３０を形成し
、ＲＩＥ（反応性イオンエツチング）あるいはドライエ
ッチ装置により、レジストパターン３０のパターニング
（開孔）された部分の直下の第１透明電極層２８Ａおよ
びａ−９ｉ）１層２４をバターニングし、さらにその下
のａ−ＳｉＨ層２層上２上２８を形成する。このとき、
溝２８の底から絶縁層１５０までの距ｇｌＬは、１．０
〜０．５ＪＬＩ１１となるように溝を形成する。
ついで第２図（Ｄ）に示すように、同一レジストパター
ン３０を用いて、前記実施例と同様にして、ａ−３ｉＨ
層２２中にＢ” 、 Ｉｎ十等の■族原子を注入し、レ
ジストを剥離、洗浄し、その後イオン注入により生じた
層２２中の欠陥低減、注入原子の活性化のためのＨ２プ
ラズマアニールを行って、ａ −９ｉＨ層２２中にｐ十
領域２５Ａを形成する。このように、ｐ十領域２５Ａの
みならず、溝２８を形成することによって、画素間のク
ロストークを一段と低減化できる。
ン３０を用いて、前記実施例と同様にして、ａ−３ｉＨ
層２２中にＢ” 、 Ｉｎ十等の■族原子を注入し、レ
ジストを剥離、洗浄し、その後イオン注入により生じた
層２２中の欠陥低減、注入原子の活性化のためのＨ２プ
ラズマアニールを行って、ａ −９ｉＨ層２２中にｐ十
領域２５Ａを形成する。このように、ｐ十領域２５Ａの
みならず、溝２８を形成することによって、画素間のク
ロストークを一段と低減化できる。
ついで、第２図（Ｅ）に示すように、第１透明電極層２
８Ａ上および溝２８上に、プラズマＣＶＤ法によって、
絶縁層２８として、ｐ−９：３Ｎ４． ｐ −５ｉ０２
、 ｐ−ＰＳＧ等の無機材料あるいはポリイミドのよ
うな有機材料を０．５〜１．５ ＪＪ、Ｉ１１厚付着し
、レジストパターンにより受光部エリアを開孔する（す
なわち、受光部エリア上の絶縁層を除去し、溝２日の部
分のみ絶縁層２９を残す）。この開孔は、例えばｐ
５ｉ３Ｎａの場合、ＣＦ４ ＋ ０２ガスを用いたドラ
イエッチにより行う。
８Ａ上および溝２８上に、プラズマＣＶＤ法によって、
絶縁層２８として、ｐ−９：３Ｎ４． ｐ −５ｉ０２
、 ｐ−ＰＳＧ等の無機材料あるいはポリイミドのよ
うな有機材料を０．５〜１．５ ＪＪ、Ｉ１１厚付着し
、レジストパターンにより受光部エリアを開孔する（す
なわち、受光部エリア上の絶縁層を除去し、溝２日の部
分のみ絶縁層２９を残す）。この開孔は、例えばｐ
５ｉ３Ｎａの場合、ＣＦ４ ＋ ０２ガスを用いたドラ
イエッチにより行う。
ついで第２図（Ｆ）に示すよう番と、第１透明電極層２
８Ａ上および絶縁層２９上に第２透明電極層２６Ｂを２
００〜２０００人厚付着し、その上に光シールド層２７
として、前記実施例と同様にして１０００〜３０００人
厚のＡｎ 、Ａｎ −５ｉ−Ｃｕ 、 Ｎｏ 、 Ｏｒ
、 Ｗ等の金属を受光部エリアを除いた部分に形成す
る。かくして第２図（Ａ）のような構造の積層型固体撮
像素子が得られる。
８Ａ上および絶縁層２９上に第２透明電極層２６Ｂを２
００〜２０００人厚付着し、その上に光シールド層２７
として、前記実施例と同様にして１０００〜３０００人
厚のＡｎ 、Ａｎ −５ｉ−Ｃｕ 、 Ｎｏ 、 Ｏｒ
、 Ｗ等の金属を受光部エリアを除いた部分に形成す
る。かくして第２図（Ａ）のような構造の積層型固体撮
像素子が得られる。
また１本発明は非晶質シリコンを用いた積層型固体撮像
装置について詳述したが、非晶質シリコンを用いた半導
体装置における電気的絶縁分離としても広く応用され得
るものであり、非晶質シリコンによるラインセンサ、Ｃ
ＣＤ 、 ＴＦＰ（ＦＭ膜トランジスタ）、太陽電池、
フォトリセプタ等の光電変換装置あるいは半導体装置の
電気的絶縁としても有効であることは明らかである。
装置について詳述したが、非晶質シリコンを用いた半導
体装置における電気的絶縁分離としても広く応用され得
るものであり、非晶質シリコンによるラインセンサ、Ｃ
ＣＤ 、 ＴＦＰ（ＦＭ膜トランジスタ）、太陽電池、
フォトリセプタ等の光電変換装置あるいは半導体装置の
電気的絶縁としても有効であることは明らかである。
［発明の効果］
以上説明したように、本発明によれば、簡単な製造工程
で、高解像度を持ち、混色が効果的に抑制された積層型
固体撮像素子を得ることができる。
で、高解像度を持ち、混色が効果的に抑制された積層型
固体撮像素子を得ることができる。
第１図（Ａ）〜（Ｄ）は本発明固体撮像素子の一実施例
の製造工程を示す断面図、 第２図（Ａ）〜（Ｆ）は本発明固体撮像素子の他の実施
例の製造工程を示す断面図である。 ｌ・・・走査回路基板、２・・・光導電層、２５，２５
Ａ・・・ｐ＋領領域２８・・・溝。 □つＡＡ− ｒ−一ノーーーへ 工 ＾ ＾
＾ＯＬｌ、Ｉ Ｌ
の製造工程を示す断面図、 第２図（Ａ）〜（Ｆ）は本発明固体撮像素子の他の実施
例の製造工程を示す断面図である。 ｌ・・・走査回路基板、２・・・光導電層、２５，２５
Ａ・・・ｐ＋領領域２８・・・溝。 □つＡＡ− ｒ−一ノーーーへ 工 ＾ ＾
＾ＯＬｌ、Ｉ Ｌ
Claims (1)
- 【特許請求の範囲】 １）複数の画素の走査回路を設けた半導体基板と、該基
板上に配置した光導電層とを有する固体撮像素子におい
て、 前記光導電層中の前記複数の画素を区画する位置にキャ
リヤに対するポテンシャルバリアを形成するための不純
物添加領域を形成したことを特徴とする固体撮像素子。 ２）前記不純物添加領域は、溝構造の周囲に形成したこ
とを特徴とする特許請求の範囲第１項記載の固体撮像素
子。
Priority Applications (2)
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| JP60261455A JPS62122268A (ja) | 1985-11-22 | 1985-11-22 | 固体撮像素子 |
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|---|---|---|---|
| JP60261455A JPS62122268A (ja) | 1985-11-22 | 1985-11-22 | 固体撮像素子 |
Publications (1)
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| JPS62122268A true JPS62122268A (ja) | 1987-06-03 |
Family
ID=17362130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261455A Pending JPS62122268A (ja) | 1985-11-22 | 1985-11-22 | 固体撮像素子 |
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Also Published As
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