JPS62117001A - プログラマブルシ−ケンスコントロ−ラの入出力処理方法 - Google Patents
プログラマブルシ−ケンスコントロ−ラの入出力処理方法Info
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- JPS62117001A JPS62117001A JP60255835A JP25583585A JPS62117001A JP S62117001 A JPS62117001 A JP S62117001A JP 60255835 A JP60255835 A JP 60255835A JP 25583585 A JP25583585 A JP 25583585A JP S62117001 A JPS62117001 A JP S62117001A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は、コンピュータ針用いたシーケンス制御システ
ムに係り一特に七グ′シーケンスサイクルの短縮化と入
出力応答の高速化に好適な入出力処理方法に関する。 〔発明の背景〕 多数の被制御機器を対象としたシーケンス制御システム
としては、従来ｆ！・らマイクロコンピユータラ用いた
プログラマブルシーケンスコントローラが用いら４てお
り、こ（ンようなコンシ・ローラの一便を第４図に示す
。 この飢４図において、ニー・ザプロク′ラム記憶手段（
ユーザプログラムメモリ）】には、１−ザによってシー
ケン２−処理手Ｉ１１が記述さオ・、てお卜、演算部３
は、プログラムカラ―／・９１に２礼；、順次二一ザブ
ログラムメモリ１へのアドレスａを出力させることによ
り目的とするシーケンス処理手順をユーザプログラムメ
モリ１よりメモリデータバスｂに読み出す。このように
し
ムに係り一特に七グ′シーケンスサイクルの短縮化と入
出力応答の高速化に好適な入出力処理方法に関する。 〔発明の背景〕 多数の被制御機器を対象としたシーケンス制御システム
としては、従来ｆ！・らマイクロコンピユータラ用いた
プログラマブルシーケンスコントローラが用いら４てお
り、こ（ンようなコンシ・ローラの一便を第４図に示す
。 この飢４図において、ニー・ザプロク′ラム記憶手段（
ユーザプログラムメモリ）】には、１−ザによってシー
ケン２−処理手Ｉ１１が記述さオ・、てお卜、演算部３
は、プログラムカラ―／・９１に２礼；、順次二一ザブ
ログラムメモリ１へのアドレスａを出力させることによ
り目的とするシーケンス処理手順をユーザプログラムメ
モリ１よりメモリデータバスｂに読み出す。このように
し
【メモリデータバスｂ上に順次読出さｊてくるデータ
構成は第５図に示すようになっており、シーケンス処理
手順が書かれている命令コード部１００と、処理の対象
となる制御対象番号が書かれているオペランドアドレス
部１月とに分がねている。このメモリデータのオペラン
ドアドレス部１０１は、入出力制御部４に入力さね、対
応する制御対象を指定し、外部とのインタフェースであ
る入力部６．出力部７を経由し。 そこからデータを読み出したり、そこに書き込んだりで
きるようにする。一方、メモリデータの命令コード部１
００は演算部３に入力さねてそのコードに対応した処理
が実行されるが、その時、必要釦応じて先の入出力制御
部４を経由して対応する制御対象のデータを読み書きす
ることになる。 ところで、このようなプログラマブルシーケンスコント
ローラは一般にｗ４６図に示すような処理フローに従っ
て演算部３が動作している。 マスプログラマブルシーケンスコントローラに電源が入
いる（６０）と、演算部３はユーザの記述したプログラ
ムが合理的かなどの各種チェックを含むイニシャル処理
（６１）を行なった後、演算処理に入いる。 演算処理では、ユーザプログラムの先頭から実行するた
めに、そのアドレスを与えるプログラムカウンタを０″
にセット（６２）シ、命令読出しく６３）、実行（６４
）を実施して１ステツプの動作が終わる。続いて次のス
テップの実行のためプログラムカウンタを歩進（６５）
して次のステップを読み出すことになる。ここで、プロ
グラムカウンタを歩進したときにそ幻が最終命令かどう
か判定（６６）Ｌ、最終でないなら引きつづき順次実行
する。最終命令のときは、後述する最終処理（６７）を
行なった後、再び先頭命令から実行するため。 プログラムカウンタをＷ′Ｏｎにセットする（６２ノル
ーチ／にもどる。 このように、プログラマブルシーケンスコントローラで
は、ユーザの記述したプログラムを順次サイクリックに
実行していることになる。第７図はこの様子を示したも
ので、１スキヤンタイム（サイクリック時間）は、一連
の命令処理（５０）と最終処理（５１）とで構成さね、
（５０）は前記１ステツプ処理（５００’）が集まった
形で構成されている。 ところで、このようなプログラマブルシーケンスコント
ローラに要求される重要な仕様の１つに入出力応答性が
あり、これを出来るだけ高速にすることが大きな課題で
ある。この応答が速いということは制御対象よりの信号
に、より速く反応でき、制御指令がすばや（出力される
ということであり、精度の向上、制御対象マシンの種類
の増加などが可能となる。 これに対し従来のプログラマブルシーケンスコントロー
ラでは大きく分けると次のＡとＢの２方式により対応し
ようとしていた。 Ａ、 ）−タルスキャンタイムを短縮させ、結果的に
応答を高速化させるようにした方式７この方式では、第
８図に示すように、入出力制御部４に入出力用イメージ
メモリ４１を設けると共に、演算部３によるｌスキャン
タイムごとの処理を第９図に示すようにするのである。 この第９図忙おいて、最終処理（５１）の内容は入力部
６．出力部７を介しての外部機器とイメージメモリ５１
との間でのデータ交換処理となっており、これに対して
命令処理（５０）での内容は第６図のステップ（６３）
、 （６４） 、 ｒ６５）からなるｌステップ処理
（５００”）の集りであり、かつ、このときでの入出力
データの読み書きはイメージメモリ５１と演算部３との
間でだけ行なわれるようになっているものである、すな
わち、このＡ方式では、実際に入力部６と出力部７を介
しての複数の外部機器との間でのデータ交換処理は、最
終処理（５１）として一括して行ない、これらデータに
対する加工処理ではイメージメモリ４１に対するアクセ
スだけで順次それが行なってゆくようにしたものであり
、この結果、各ステップごとの処理に必要な時間が短か
くて済み、トータルスキャンタイムが短縮され。 結果的に応答速度の高速化が可能になるのである。 次に、このようなスキャンタイムの短縮が得られる理由
について説明する。 第１０図（ａｌに示すように、演算部３などを含む部分
１〜４と入力部６．出力部７との間は、一般に物理的な
意味で離れており、比較的長いケーブルなどによって結
合されていることから、ノイズ的な環境が悪い。従って
、いま、イメージメモリ４１を設けずに演算部３が直接
、外部機器に対してアクセスするよう忙していたとする
と、第１０図（ｂ）に示すｌステップ中での命令実行処
理において、同図（Ｃ）に示すように、アクセスを出力
してからデータが実際に読み書きされたものとするまで
の時間（これをアクセスタイムという）を充分に長くと
り、余裕ある入出力データアクセスとし、これにより上
記したノイズによる影響を受けないようにする必要があ
り、この結果、このかなり長いアクセスタイムが各ステ
ップごとに必要になって、それらを加算したものが１ス
キヤンタイムに現わｆｌ。 結局、トータルスキャンタイムが長くなってしまう。 通常プログラマブルシーケンスコントローラのプログラ
ムは第１１図（ａ）のように記述し、同図（ｂ）のよう
に実行する、そして、シーケンスコントローラでは外部
入出力がかなり多（，２５６点以上ある場合もしばしば
であり、従って、その各々がシーケンスプログラム中に
出現するたびに前記アクセスタイムが加算されて現われ
てくる。 しかして、上記Ａ方式によりは、外部入出力を１点毎に
転送するのではなく、最終処ｆ、（５１）において通常
１６点づつ順次まとめて転送するので全体時間は前記ア
クセスタイムの和よりがなり短く。 従って全体のスキャンタイムが高速化されるのである。 しかしながら、このＡ方式では、外部機器に対する制御
の頻度を１スキヤンタイムより短くできないという問題
点がある、すなわち、この方式では、原理上まず一括し
て外部入力を取り込んでン゛ら演算をし、それが終った
後に一括して出力処理をするから、応答頻度はｌスキャ
ンタイムより短くならないのである。しかして、このこ
とは、制御対象によっては無視できない欠点となる場合
があり、従って、応用範囲が狭（なってしまう虞れがあ
る。 Ｂ、入出力応答の高速化を主眼とした方式。 この方式は、Ａ方式と対照となる方式で、入出力データ
の読み書きを各命令実行時ｆ直接性なう方式である。こ
の方式であると入力命令を行なった後すぐ出力命令を書
いておき、そのようにした同じ命令を全プログラムの中
にいくつか繰り返し誓いておくことにより、実質的にス
キャンタイムの短縮が得られ、入出力応答性を向上させ
ることができる。 しがしこのＢ方式ではＡ方式で説明したように。 １ステツプの命令実行時間が長くなり、従って、全体の
スキャンタイムが長（なることになる、なお、このＢ方
式によるプログラマブルシーケンスコントローラについ
ては１例えば特開昭５８−１２１４０５ 号公報に開示
がある。 〔発明の目的〕 本発明は、上記した従来技術の問題点に対処し。 トータルスキャンタイムの充分な短縮を得なから７必要
とする制御対象については充分高速での応答が得られる
ようにしたプログラマブルシーケンスコントローラの入
出力処理方法を提供するにある、６．１ 〔発明の概要〕 この目的を達成するため１本発明は、イメージメモリを
介して外部機器とのデータの授受をスキャンタイムごと
に１回づつ、一括して行なうようにしたプログラマブル
シーケンスコントローラにおいて、ユーザプログラムに
より外部機器との直接的なデータの授受が行なえるよう
にし、こねにより、必要な外部機器に対しては１スキヤ
ンタイム中に複数回の処理が行なわするようにした点を
特徴とする。 〔発明の実施例〕 以下１本発明によるプログラマブルシーケンスコントロ
ーラの入出力処理方式について１図示の実施例により詳
細に説明する。 第】図は本発明の一実施例で１図において、３１は演算
部３に設けられた命令解読部、４２は入出力制御部４に
設けろねたデータセレクタ、４３は同じフリップフロッ
プであり、その他は第４図、第８図で説明した従来例と
同じである。 演算部３においては第２図に示すような入出力制御命令
（ＩＯＣセット命令、ＩＯＣリセット命令）が入力さね
ると、そねぞねの命令に対応して命令解読部３１が出力
する制御線（セット線、リセット線）が変化する。 入出力制御部４においては、前記セット線、リセット線
がフリップフロップ４３のセット入力、リセット入力に
そねぞれ接続さねており、前記ＩＯＣセット命令、ＩＯ
Ｃリセット命令が出現する毎に該フリップフロップ４３
の出力が変化し、それがデータセレクタ４２に入力さ４
る。こねにより、データセレクタ４２は入力部６及び出
力部７から直接与えらねる外部入出力データと、入出力
用イメージメモリ４１からのデータのいずれかを選択し
て演算部３に伝えることになる。 次に、この実施例の動作について説明する。 いま、ユーザプログラムメモリ】に格納してあるプログ
ラム中に第２図で説明したＩＯＣセット命令−ＩＯＣＩ
Ｊセット命令のいず１もが記述されていなかったとする
。 そうすると、このときには、データセレクタ４２による
選択がイメージメモリ４１側になったままとなるから、
各ズテツプごとの処理はイメージメモＩＪ４１に対する
データの読み書きによって実行さね。 上記したＡ方式と同じ動作となり、充分に短いトータル
スキャンタイムの本とでの制御が得ろねる一次に１％別
に高速での応答を要する外部機器があり、そねに対する
入力と出力の対がＸ】０（入力）とＹｌｏｏ（、出力）
であったとする。 しかして、このときには、第３図（ａ）に示すように、
この入出力対ＸＩＱ 、 Ｙ １００に対する命令をは
さんでＩＯＣセット命令とＩＯＣリセット命令を組合わ
せてなる命令群ＣＧを一連のプログラムの中に２回記述
しておき、このプログラムにより・御を実行させるよう
にする。 そうすると、プログラムヌテツプがこの命令群ＣＧに進
むごとに、まずＩＯＣセット命令によりフリップフロッ
プ４３はセットされ、この結果、データセレクタ４２は
演算部３をイメージメモリ４１から外部機器に対する直
接アクセス釦切換え、この状態でＸ】０とＹｌｏｏが実
行され、ついでＩ ＯＣＩＪ上セツト令により再びフリ
ップフロップ４３はリセット状態に戻り、データセレク
タ４２もイメージメモリ４】を選択した状態に戻る。そ
して、この動作が１スキヤンタイムの間に２度、繰り返
えし実行さねることになる。 従って、このときには、入力ＸＩＯと出力Ｙ１００に対
する制御は１ステツプ内でのデータの入力と出力となり
、高速応答が得られ、かつ、制御間隔も第３図（ｂｌに
示すように１スキヤンタイムよりもはるかに短かいもの
とすることができる。なお。 このときの１スキヤンタイムを第３図（Ｃ）に示してあ
る。 このとき、これらの命令群ＣＧによる以外の一般のプロ
グラムによる命令についてのデータの授受は、上記した
Ａ方式と同じく一括処理となるかう、トータルスキャン
タイムの短縮は充分に得うねることになる。 なお、この第３図の説明では、一連のプログラム中にお
ける命令群ＣＧの記述数を２回にしたが、この記述数の
増加によりさらに制…１間隔の短縮が可能なことはいう
までもない。 〔発明の効果〕 以上説明したように１本発明によ幻ば、プログラマブル
シーケンスコントローラのスキャンタイムをイメージメ
モリの使用で充分に短縮させながら、必要な制御対象に
対しては１スキヤンタイム以下の充分に短い応答時間で
対応することができるから、従来技術の問題点をなくシ
、どのような制御対象にも適用可能なプログラマブルシ
ーケンスコントローラを容易に揚供することができる。
構成は第５図に示すようになっており、シーケンス処理
手順が書かれている命令コード部１００と、処理の対象
となる制御対象番号が書かれているオペランドアドレス
部１月とに分がねている。このメモリデータのオペラン
ドアドレス部１０１は、入出力制御部４に入力さね、対
応する制御対象を指定し、外部とのインタフェースであ
る入力部６．出力部７を経由し。 そこからデータを読み出したり、そこに書き込んだりで
きるようにする。一方、メモリデータの命令コード部１
００は演算部３に入力さねてそのコードに対応した処理
が実行されるが、その時、必要釦応じて先の入出力制御
部４を経由して対応する制御対象のデータを読み書きす
ることになる。 ところで、このようなプログラマブルシーケンスコント
ローラは一般にｗ４６図に示すような処理フローに従っ
て演算部３が動作している。 マスプログラマブルシーケンスコントローラに電源が入
いる（６０）と、演算部３はユーザの記述したプログラ
ムが合理的かなどの各種チェックを含むイニシャル処理
（６１）を行なった後、演算処理に入いる。 演算処理では、ユーザプログラムの先頭から実行するた
めに、そのアドレスを与えるプログラムカウンタを０″
にセット（６２）シ、命令読出しく６３）、実行（６４
）を実施して１ステツプの動作が終わる。続いて次のス
テップの実行のためプログラムカウンタを歩進（６５）
して次のステップを読み出すことになる。ここで、プロ
グラムカウンタを歩進したときにそ幻が最終命令かどう
か判定（６６）Ｌ、最終でないなら引きつづき順次実行
する。最終命令のときは、後述する最終処理（６７）を
行なった後、再び先頭命令から実行するため。 プログラムカウンタをＷ′Ｏｎにセットする（６２ノル
ーチ／にもどる。 このように、プログラマブルシーケンスコントローラで
は、ユーザの記述したプログラムを順次サイクリックに
実行していることになる。第７図はこの様子を示したも
ので、１スキヤンタイム（サイクリック時間）は、一連
の命令処理（５０）と最終処理（５１）とで構成さね、
（５０）は前記１ステツプ処理（５００’）が集まった
形で構成されている。 ところで、このようなプログラマブルシーケンスコント
ローラに要求される重要な仕様の１つに入出力応答性が
あり、これを出来るだけ高速にすることが大きな課題で
ある。この応答が速いということは制御対象よりの信号
に、より速く反応でき、制御指令がすばや（出力される
ということであり、精度の向上、制御対象マシンの種類
の増加などが可能となる。 これに対し従来のプログラマブルシーケンスコントロー
ラでは大きく分けると次のＡとＢの２方式により対応し
ようとしていた。 Ａ、 ）−タルスキャンタイムを短縮させ、結果的に
応答を高速化させるようにした方式７この方式では、第
８図に示すように、入出力制御部４に入出力用イメージ
メモリ４１を設けると共に、演算部３によるｌスキャン
タイムごとの処理を第９図に示すようにするのである。 この第９図忙おいて、最終処理（５１）の内容は入力部
６．出力部７を介しての外部機器とイメージメモリ５１
との間でのデータ交換処理となっており、これに対して
命令処理（５０）での内容は第６図のステップ（６３）
、 （６４） 、 ｒ６５）からなるｌステップ処理
（５００”）の集りであり、かつ、このときでの入出力
データの読み書きはイメージメモリ５１と演算部３との
間でだけ行なわれるようになっているものである、すな
わち、このＡ方式では、実際に入力部６と出力部７を介
しての複数の外部機器との間でのデータ交換処理は、最
終処理（５１）として一括して行ない、これらデータに
対する加工処理ではイメージメモリ４１に対するアクセ
スだけで順次それが行なってゆくようにしたものであり
、この結果、各ステップごとの処理に必要な時間が短か
くて済み、トータルスキャンタイムが短縮され。 結果的に応答速度の高速化が可能になるのである。 次に、このようなスキャンタイムの短縮が得られる理由
について説明する。 第１０図（ａｌに示すように、演算部３などを含む部分
１〜４と入力部６．出力部７との間は、一般に物理的な
意味で離れており、比較的長いケーブルなどによって結
合されていることから、ノイズ的な環境が悪い。従って
、いま、イメージメモリ４１を設けずに演算部３が直接
、外部機器に対してアクセスするよう忙していたとする
と、第１０図（ｂ）に示すｌステップ中での命令実行処
理において、同図（Ｃ）に示すように、アクセスを出力
してからデータが実際に読み書きされたものとするまで
の時間（これをアクセスタイムという）を充分に長くと
り、余裕ある入出力データアクセスとし、これにより上
記したノイズによる影響を受けないようにする必要があ
り、この結果、このかなり長いアクセスタイムが各ステ
ップごとに必要になって、それらを加算したものが１ス
キヤンタイムに現わｆｌ。 結局、トータルスキャンタイムが長くなってしまう。 通常プログラマブルシーケンスコントローラのプログラ
ムは第１１図（ａ）のように記述し、同図（ｂ）のよう
に実行する、そして、シーケンスコントローラでは外部
入出力がかなり多（，２５６点以上ある場合もしばしば
であり、従って、その各々がシーケンスプログラム中に
出現するたびに前記アクセスタイムが加算されて現われ
てくる。 しかして、上記Ａ方式によりは、外部入出力を１点毎に
転送するのではなく、最終処ｆ、（５１）において通常
１６点づつ順次まとめて転送するので全体時間は前記ア
クセスタイムの和よりがなり短く。 従って全体のスキャンタイムが高速化されるのである。 しかしながら、このＡ方式では、外部機器に対する制御
の頻度を１スキヤンタイムより短くできないという問題
点がある、すなわち、この方式では、原理上まず一括し
て外部入力を取り込んでン゛ら演算をし、それが終った
後に一括して出力処理をするから、応答頻度はｌスキャ
ンタイムより短くならないのである。しかして、このこ
とは、制御対象によっては無視できない欠点となる場合
があり、従って、応用範囲が狭（なってしまう虞れがあ
る。 Ｂ、入出力応答の高速化を主眼とした方式。 この方式は、Ａ方式と対照となる方式で、入出力データ
の読み書きを各命令実行時ｆ直接性なう方式である。こ
の方式であると入力命令を行なった後すぐ出力命令を書
いておき、そのようにした同じ命令を全プログラムの中
にいくつか繰り返し誓いておくことにより、実質的にス
キャンタイムの短縮が得られ、入出力応答性を向上させ
ることができる。 しがしこのＢ方式ではＡ方式で説明したように。 １ステツプの命令実行時間が長くなり、従って、全体の
スキャンタイムが長（なることになる、なお、このＢ方
式によるプログラマブルシーケンスコントローラについ
ては１例えば特開昭５８−１２１４０５ 号公報に開示
がある。 〔発明の目的〕 本発明は、上記した従来技術の問題点に対処し。 トータルスキャンタイムの充分な短縮を得なから７必要
とする制御対象については充分高速での応答が得られる
ようにしたプログラマブルシーケンスコントローラの入
出力処理方法を提供するにある、６．１ 〔発明の概要〕 この目的を達成するため１本発明は、イメージメモリを
介して外部機器とのデータの授受をスキャンタイムごと
に１回づつ、一括して行なうようにしたプログラマブル
シーケンスコントローラにおいて、ユーザプログラムに
より外部機器との直接的なデータの授受が行なえるよう
にし、こねにより、必要な外部機器に対しては１スキヤ
ンタイム中に複数回の処理が行なわするようにした点を
特徴とする。 〔発明の実施例〕 以下１本発明によるプログラマブルシーケンスコントロ
ーラの入出力処理方式について１図示の実施例により詳
細に説明する。 第】図は本発明の一実施例で１図において、３１は演算
部３に設けられた命令解読部、４２は入出力制御部４に
設けろねたデータセレクタ、４３は同じフリップフロッ
プであり、その他は第４図、第８図で説明した従来例と
同じである。 演算部３においては第２図に示すような入出力制御命令
（ＩＯＣセット命令、ＩＯＣリセット命令）が入力さね
ると、そねぞねの命令に対応して命令解読部３１が出力
する制御線（セット線、リセット線）が変化する。 入出力制御部４においては、前記セット線、リセット線
がフリップフロップ４３のセット入力、リセット入力に
そねぞれ接続さねており、前記ＩＯＣセット命令、ＩＯ
Ｃリセット命令が出現する毎に該フリップフロップ４３
の出力が変化し、それがデータセレクタ４２に入力さ４
る。こねにより、データセレクタ４２は入力部６及び出
力部７から直接与えらねる外部入出力データと、入出力
用イメージメモリ４１からのデータのいずれかを選択し
て演算部３に伝えることになる。 次に、この実施例の動作について説明する。 いま、ユーザプログラムメモリ】に格納してあるプログ
ラム中に第２図で説明したＩＯＣセット命令−ＩＯＣＩ
Ｊセット命令のいず１もが記述されていなかったとする
。 そうすると、このときには、データセレクタ４２による
選択がイメージメモリ４１側になったままとなるから、
各ズテツプごとの処理はイメージメモＩＪ４１に対する
データの読み書きによって実行さね。 上記したＡ方式と同じ動作となり、充分に短いトータル
スキャンタイムの本とでの制御が得ろねる一次に１％別
に高速での応答を要する外部機器があり、そねに対する
入力と出力の対がＸ】０（入力）とＹｌｏｏ（、出力）
であったとする。 しかして、このときには、第３図（ａ）に示すように、
この入出力対ＸＩＱ 、 Ｙ １００に対する命令をは
さんでＩＯＣセット命令とＩＯＣリセット命令を組合わ
せてなる命令群ＣＧを一連のプログラムの中に２回記述
しておき、このプログラムにより・御を実行させるよう
にする。 そうすると、プログラムヌテツプがこの命令群ＣＧに進
むごとに、まずＩＯＣセット命令によりフリップフロッ
プ４３はセットされ、この結果、データセレクタ４２は
演算部３をイメージメモリ４１から外部機器に対する直
接アクセス釦切換え、この状態でＸ】０とＹｌｏｏが実
行され、ついでＩ ＯＣＩＪ上セツト令により再びフリ
ップフロップ４３はリセット状態に戻り、データセレク
タ４２もイメージメモリ４】を選択した状態に戻る。そ
して、この動作が１スキヤンタイムの間に２度、繰り返
えし実行さねることになる。 従って、このときには、入力ＸＩＯと出力Ｙ１００に対
する制御は１ステツプ内でのデータの入力と出力となり
、高速応答が得られ、かつ、制御間隔も第３図（ｂｌに
示すように１スキヤンタイムよりもはるかに短かいもの
とすることができる。なお。 このときの１スキヤンタイムを第３図（Ｃ）に示してあ
る。 このとき、これらの命令群ＣＧによる以外の一般のプロ
グラムによる命令についてのデータの授受は、上記した
Ａ方式と同じく一括処理となるかう、トータルスキャン
タイムの短縮は充分に得うねることになる。 なお、この第３図の説明では、一連のプログラム中にお
ける命令群ＣＧの記述数を２回にしたが、この記述数の
増加によりさらに制…１間隔の短縮が可能なことはいう
までもない。 〔発明の効果〕 以上説明したように１本発明によ幻ば、プログラマブル
シーケンスコントローラのスキャンタイムをイメージメ
モリの使用で充分に短縮させながら、必要な制御対象に
対しては１スキヤンタイム以下の充分に短い応答時間で
対応することができるから、従来技術の問題点をなくシ
、どのような制御対象にも適用可能なプログラマブルシ
ーケンスコントローラを容易に揚供することができる。
第１図は本発明の一実施例を示すブロック図。
第２図は本発明における命令記述カー例を示す説明図、
第３図は本発明の動作を示す説明図、第４図は従来例を
示す説明図、第５図はメモリデータパス上でのデータ構
成図、第６Ｍは一般的なシーケンス制御動作の一例を説
明するフローチャート。 第７図は１スキヤンタイム内での処理の説明図。 第８図はイメージメモリの説明図、第９図はスキャンタ
イムの説明図、第１０図はアクセスタイムの説明図、第
１１図はユーザプログラムの説明図である。 ｌ・・・・・・ユーザプログラムメモリ、２・・・・・
・プログラムカウンタ、３・・・・・・演算部、４・・
・・・・入出力制御部、６・・−・・・入力部、７・・
・・・・出力部、３１・・・・・・命令解読部、４１・
・・・・・イメージメモリ、４２・・・・・・データセ
レクタ、４３・・・・・・フリツプフワツプ。 代理人 弁理士 武 顕次部ρｉ３Ｆ”：、？、；Ｈ７
゜り９う・ｌｊ υ会−ＩＬ−・ 息−Ｌ−ム 第１図 第２図 第３図 （ａ） （ｂ） （Ｃ）第４図 ＩＩ５図 第６図 １［７図 第８図 第９図 第１０図 （ｂ） （Ｃ） 第１Ｉ図 月ユ続有［１正書（自発） 昭和６１年１１月１ｑ日
第３図は本発明の動作を示す説明図、第４図は従来例を
示す説明図、第５図はメモリデータパス上でのデータ構
成図、第６Ｍは一般的なシーケンス制御動作の一例を説
明するフローチャート。 第７図は１スキヤンタイム内での処理の説明図。 第８図はイメージメモリの説明図、第９図はスキャンタ
イムの説明図、第１０図はアクセスタイムの説明図、第
１１図はユーザプログラムの説明図である。 ｌ・・・・・・ユーザプログラムメモリ、２・・・・・
・プログラムカウンタ、３・・・・・・演算部、４・・
・・・・入出力制御部、６・・−・・・入力部、７・・
・・・・出力部、３１・・・・・・命令解読部、４１・
・・・・・イメージメモリ、４２・・・・・・データセ
レクタ、４３・・・・・・フリツプフワツプ。 代理人 弁理士 武 顕次部ρｉ３Ｆ”：、？、；Ｈ７
゜り９う・ｌｊ υ会−ＩＬ−・ 息−Ｌ−ム 第１図 第２図 第３図 （ａ） （ｂ） （Ｃ）第４図 ＩＩ５図 第６図 １［７図 第８図 第９図 第１０図 （ｂ） （Ｃ） 第１Ｉ図 月ユ続有［１正書（自発） 昭和６１年１１月１ｑ日
Claims (1)
- 【特許請求の範囲】 １、予め記憶してあるユーザプログラムにしたがって所
定の入出力端子間でのデータ演算処理を行ない、複数の
外部機器に対する制御をサイクリックに実行するプログ
ラマブルシーケンスコントローラにおいて、上記所定の
入出力端子間でのデータ演算を、入出力端子に対する直
接的なアクセスによる処理と、これら入出力端子のそれ
ぞれに対して１対１に対応したイメージメモリを介して
の直接的なアクセスによる処理とに切換える制御手段を
設け、この制御手段に対する切換指令を上記ユーザプロ
グラム中に記述しておくように構成したことを特徴とす
るプログラマブルシーケンスコントローラの入出力処理
方法。 ２ 特許請求の範囲第１項において、上記制御手段が、
フリップフロップと、このフリップフロップの出力で制
御されるデータセレクタを含み、上記ユーザプログラム
中に記述すべき切換指令が、上記フリップフロップに対
するセット命令とリセット命令であることを特徴とする
プログラマブルシーケンスコントローラの入出力処理方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255835A JPS62117001A (ja) | 1985-11-16 | 1985-11-16 | プログラマブルシ−ケンスコントロ−ラの入出力処理方法 |
| US06/930,232 US4807178A (en) | 1985-11-16 | 1986-11-13 | Programmable sequence controller having indirect and direct input/output apparatus |
| EP86115847A EP0230536B1 (en) | 1985-11-16 | 1986-11-14 | I/o processor for programmable sequence controller |
| DE8686115847T DE3678271D1 (de) | 1985-11-16 | 1986-11-14 | Ein-/ausgabeprozessor fuer speicherprogrammierbare steuerung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255835A JPS62117001A (ja) | 1985-11-16 | 1985-11-16 | プログラマブルシ−ケンスコントロ−ラの入出力処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117001A true JPS62117001A (ja) | 1987-05-28 |
Family
ID=17284258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255835A Pending JPS62117001A (ja) | 1985-11-16 | 1985-11-16 | プログラマブルシ−ケンスコントロ−ラの入出力処理方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4807178A (ja) |
| EP (1) | EP0230536B1 (ja) |
| JP (1) | JPS62117001A (ja) |
| DE (1) | DE3678271D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63250702A (ja) * | 1987-04-07 | 1988-10-18 | Hitachi Ltd | シ−ケンスコントロ−ラ |
| US5023770A (en) * | 1988-04-11 | 1991-06-11 | Square D Company | High-speed press control system |
| US5065314A (en) * | 1988-09-23 | 1991-11-12 | Allen-Bradley Company, Inc. | Method and circuit for automatically communicating in two modes through a backplane |
| JPH03129402A (ja) * | 1989-07-10 | 1991-06-03 | Mitsubishi Electric Corp | プログラマブルコントローラのプログラム作成方法およびプログラミング装置 |
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-
1985
- 1985-11-16 JP JP60255835A patent/JPS62117001A/ja active Pending
-
1986
- 1986-11-13 US US06/930,232 patent/US4807178A/en not_active Expired - Fee Related
- 1986-11-14 EP EP86115847A patent/EP0230536B1/en not_active Expired
- 1986-11-14 DE DE8686115847T patent/DE3678271D1/de not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0230536B1 (en) | 1991-03-20 |
| DE3678271D1 (de) | 1991-04-25 |
| US4807178A (en) | 1989-02-21 |
| EP0230536A1 (en) | 1987-08-05 |
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