JPS62115379A - 論理ｌｓｉ試験回路 - Google Patents
論理ｌｓｉ試験回路Info
- Publication number
- JPS62115379A JPS62115379A JP25524585A JP25524585A JPS62115379A JP S62115379 A JPS62115379 A JP S62115379A JP 25524585 A JP25524585 A JP 25524585A JP 25524585 A JP25524585 A JP 25524585A JP S62115379 A JPS62115379 A JP S62115379A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- units
- stage delay
- delay time
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理ＬＳＩ試験回路に関し特に高速で更用され
る論理ＩＩＩの試験回路に関する。
る論理ＩＩＩの試験回路に関する。
従来、この種の論理ＬＳＩでは、ＬＳＩ試験回路として
、基本ゲートの伝達遅延時間を測定する回路を含まない
構成となっていた。その結果、設計したＬＳＩの動作周
波数が、ウエノ・−スの状態で行う試験周波数よりも高
い場合、ウエノ・−状態での最高動作周波数の試験が不
可能であった。そのため、従来最高動作周波数の良品・
不良品判別試験の方法として、ウェノ・−状態に２いで
ある入力端子と出力端子間の伝達遅延時間を規定するこ
とによって良品を判別する方法や１組立て後に実際に動
作試験を行うことによって良品を判別する方法がある。
、基本ゲートの伝達遅延時間を測定する回路を含まない
構成となっていた。その結果、設計したＬＳＩの動作周
波数が、ウエノ・−スの状態で行う試験周波数よりも高
い場合、ウエノ・−状態での最高動作周波数の試験が不
可能であった。そのため、従来最高動作周波数の良品・
不良品判別試験の方法として、ウェノ・−状態に２いで
ある入力端子と出力端子間の伝達遅延時間を規定するこ
とによって良品を判別する方法や１組立て後に実際に動
作試験を行うことによって良品を判別する方法がある。
しかしながら、前者の試験方法では、ＬＳＩ試験の同一
の機種間に存在するバラツキによる誤差や、試験機の有
する測定値の誤差のために、正確な伝達遅延時間を測定
することができない。その丸め、規格をある一点に設け
ることにより良品・不良品を判別する現在の試験方法で
は、良品を不良品と判定したり、不良品と判定してしま
う。その結果、製品の歩留りが低下するため、製品コス
トが高くなるという欠点がある。また、後者の試験方法
では、ウェハーの状態で良品・不良品の判別試験を行な
っ九場合に比べて１組立て後の原価が高くなった状態を
行うため、不良品の発生に比例してＬＳＩのコストが高
くなるという欠点を有している。また、試験周波数の低
い試験機では伝達遅延時間が測定できない場合には試験
周波数が高く、測定分解の良い試験機の開発中導入によ
り。
の機種間に存在するバラツキによる誤差や、試験機の有
する測定値の誤差のために、正確な伝達遅延時間を測定
することができない。その丸め、規格をある一点に設け
ることにより良品・不良品を判別する現在の試験方法で
は、良品を不良品と判定したり、不良品と判定してしま
う。その結果、製品の歩留りが低下するため、製品コス
トが高くなるという欠点がある。また、後者の試験方法
では、ウェハーの状態で良品・不良品の判別試験を行な
っ九場合に比べて１組立て後の原価が高くなった状態を
行うため、不良品の発生に比例してＬＳＩのコストが高
くなるという欠点を有している。また、試験周波数の低
い試験機では伝達遅延時間が測定できない場合には試験
周波数が高く、測定分解の良い試験機の開発中導入によ
り。
最高動作周波数の試験を行うことになるので、多額の開
発費・設備費が必要となる欠点がある。
発費・設備費が必要となる欠点がある。
本発明の論理ＬＳＩ試験回路は、ＬＳＩ試験回路として
、任意の等しい負荷を有する基本ゲートをＭ個直列に接
続したＭ段遅延回路と、前記基本ゲートをＮ個直列に接
続したＮ段遅延回路と前記Ｍ段遅延回路の入力と前記Ｎ
段遅延回路の入力とを並列に接続した入力回路と、Ｍ段
遅延回路の出力と接続した出力回路と、Ｎ段遅延回路の
出力と接続した出力回路とを含む。
、任意の等しい負荷を有する基本ゲートをＭ個直列に接
続したＭ段遅延回路と、前記基本ゲートをＮ個直列に接
続したＮ段遅延回路と前記Ｍ段遅延回路の入力と前記Ｎ
段遅延回路の入力とを並列に接続した入力回路と、Ｍ段
遅延回路の出力と接続した出力回路と、Ｎ段遅延回路の
出力と接続した出力回路とを含む。
以乍図面を参照して本発明を説明する。
第１図は本発明のブロック因である。入力端子１０に、
任意のデジタル信号を入力すると、入力信号は、入力回
路５０とＭ段の基本ゲー）１００−１〜１００−Ｍ と
出力回路２００を通って、伝達遅延時間τＭだけ遅れて
出力端子１１に出力される。同時に、前記入力信号は入
力回路５０とＮ段の基本ゲー）１０１−１〜１０１−Ｍ
と出力回路２０１を通って伝達遅延時間τＭだけ遅れて
出力端子１２に出力される。ここで、入力回路５０とＮ
段遅延回路３００のＭ段の基本ゲートと出力回路２０１
とから生じる伝達遅延時間は、信号が同一構成の素子を
通ることから前記τＭと等しいとすることができる。す
なわち、Ｎ段遅延回路３０１による伝達時間とＭ段遅延
回路３００による伝達遅延時間との差（τＮ−τＭ）は
基本ゲー）（Ｎ−Ｍ）鑓の伝達遅延時間になる。
任意のデジタル信号を入力すると、入力信号は、入力回
路５０とＭ段の基本ゲー）１００−１〜１００−Ｍ と
出力回路２００を通って、伝達遅延時間τＭだけ遅れて
出力端子１１に出力される。同時に、前記入力信号は入
力回路５０とＮ段の基本ゲー）１０１−１〜１０１−Ｍ
と出力回路２０１を通って伝達遅延時間τＭだけ遅れて
出力端子１２に出力される。ここで、入力回路５０とＮ
段遅延回路３００のＭ段の基本ゲートと出力回路２０１
とから生じる伝達遅延時間は、信号が同一構成の素子を
通ることから前記τＭと等しいとすることができる。す
なわち、Ｎ段遅延回路３０１による伝達時間とＭ段遅延
回路３００による伝達遅延時間との差（τＮ−τＭ）は
基本ゲー）（Ｎ−Ｍ）鑓の伝達遅延時間になる。
したがって、基本ゲート１段あたりの伝達遅延時間τＦ
は次式より求めることができる。
は次式より求めることができる。
これは、従来より試作ＬＳＩＩＣ＄ける伝達遅延時間側
回路として便用されている。
回路として便用されている。
先に等しいとした出力回路２００と２０１の伝達遅延時
間は測定系の端子系の端子間での入力容量の差や入力イ
ンピーダンスの差などにより完全には一致しない。ま九
、測定した伝達遅延時間自体にも試験機による誤差を含
んでいる。これらの差をすべて誤差７ｅとすると、前記
７Ｆにはｒｅ／（Ｎ−Ｍ） の誤差が含まれること（
でなる。したがって、（Ｎ−Ｍ）の値る大きく選ぶこと
により、τＦに含まれる誤差を無視し得る値にすること
ができ、さらに。
間は測定系の端子系の端子間での入力容量の差や入力イ
ンピーダンスの差などにより完全には一致しない。ま九
、測定した伝達遅延時間自体にも試験機による誤差を含
んでいる。これらの差をすべて誤差７ｅとすると、前記
７Ｆにはｒｅ／（Ｎ−Ｍ） の誤差が含まれること（
でなる。したがって、（Ｎ−Ｍ）の値る大きく選ぶこと
により、τＦに含まれる誤差を無視し得る値にすること
ができ、さらに。
ＬＳＩ試験機の試験周波数や測定分解能が低い場合にも
遅延段数Ｍを大きくとることで試験機の測定可能な範
囲までτＭの値を大きくすることができる。
遅延段数Ｍを大きくとることで試験機の測定可能な範
囲までτＭの値を大きくすることができる。
例えばＬＳＩ回路設計時に、基本ゲート１段あたりの伝
達遅延時間が最悪Ｔｍａｘ以内なら、最高動作周波数を
満足するような設計になっている場合、ＬＳＩの最高動
作周波数の試験に２いて、試験時に測定した伝達遅延時
間τＦが前記τｍａｘ以下であれば合格という規格にす
れば良い。すなわち、正確な伝達遅延時間の測定により
、最高動作周波数の試験を行なりことができる。
達遅延時間が最悪Ｔｍａｘ以内なら、最高動作周波数を
満足するような設計になっている場合、ＬＳＩの最高動
作周波数の試験に２いて、試験時に測定した伝達遅延時
間τＦが前記τｍａｘ以下であれば合格という規格にす
れば良い。すなわち、正確な伝達遅延時間の測定により
、最高動作周波数の試験を行なりことができる。
また、セミ−カスタムＬＳＩＶｃＢいても本発明による
回路をブロック・ライブラリーとして準備する、あるい
はあらかじめ、基本構成要素として組み込むことによっ
て同様に、最高動作周波数の試験を行うことができる。
回路をブロック・ライブラリーとして準備する、あるい
はあらかじめ、基本構成要素として組み込むことによっ
て同様に、最高動作周波数の試験を行うことができる。
以上説明したように本発明は、論理ＬＳＩの同一チップ
上に、ＬＳＩ速度試験回路として、ある任意の基本ゲー
トの伝達遅延時間を測定する回路を含み、その回路を用
いて、伝達遅延時間を測定することにより、従来に比べ
′て正確な最高動作周波数の判別試験を行うことができ
る。すなわち。
上に、ＬＳＩ速度試験回路として、ある任意の基本ゲー
トの伝達遅延時間を測定する回路を含み、その回路を用
いて、伝達遅延時間を測定することにより、従来に比べ
′て正確な最高動作周波数の判別試験を行うことができ
る。すなわち。
組立て後に比べて、原価が安いウェハーの状態で。
従来より正確な最高動作周波数の判別試験が行なえるの
で、製品のコストを下げる効果がある。また、廉価な低
速度の試験機や既に導入されている試験機を部用して、
最高動作周波数の判別試験が行なえるので、設備費を安
くできるという効果もある。
で、製品のコストを下げる効果がある。また、廉価な低
速度の試験機や既に導入されている試験機を部用して、
最高動作周波数の判別試験が行なえるので、設備費を安
くできるという効果もある。
第１図は本発明のブロック図である。
３００・・・・・・Ｍ段遅延回路、３０１・−・・・・
Ｎ段遅延回路２１０・・・・・・入力端子、１１．１２
・・・・・・出力端子、５０・・・・・・入力回路、１
００−１〜１００−Ｍ。 １０１−１〜１０１−Ｎ・・・・・・基本ゲート、２０
０゜２０１・・・・・・出力回路。 代理人 弁理士 内 原 音４ ＼１．） （、レー１パ・
Ｎ段遅延回路２１０・・・・・・入力端子、１１．１２
・・・・・・出力端子、５０・・・・・・入力回路、１
００−１〜１００−Ｍ。 １０１−１〜１０１−Ｎ・・・・・・基本ゲート、２０
０゜２０１・・・・・・出力回路。 代理人 弁理士 内 原 音４ ＼１．） （、レー１パ・
Claims (1)
- 論理ＬＳＩにおいて、ＬＳＩの速度試験を行うために、
任意の等しい負荷を有する基本ゲートをＭ（≧１）個直
列に接続したＭ段遅延回路と、前記基本ゲートをＮ（＞
Ｍ）個直列に接続したＮ段遅延回路と、前記Ｍ段遅延回
路の入力と前記Ｎ段遅延回路の入力とを並列に接続した
入力回路と、Ｍ段遅延回路の出力と接続した出力回路と
、Ｎ段遅延回路の出力と接続した出力回路とを含み、試
験回路として論理ＬＳＩ内部に組み含むことを特徴とし
た論理ＬＳＩ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524585A JPS62115379A (ja) | 1985-11-13 | 1985-11-13 | 論理ｌｓｉ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524585A JPS62115379A (ja) | 1985-11-13 | 1985-11-13 | 論理ｌｓｉ試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115379A true JPS62115379A (ja) | 1987-05-27 |
Family
ID=17276054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25524585A Pending JPS62115379A (ja) | 1985-11-13 | 1985-11-13 | 論理ｌｓｉ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115379A (ja) |
-
1985
- 1985-11-13 JP JP25524585A patent/JPS62115379A/ja active Pending
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