JPS6195652A - ディジタルト−ン発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ディジタルトーン発生回路に関するもので
、例えば、ブツシュボタン式デュアルトーン電話器に利
用して有効な技術に関するものである。

〔背景技術〕

従来より、ブツシュボタン式デュアルトーン電話器に使
用されるディジタルトーンジェネレータが公知である（
例えば、ＡＭ　Ｉ　　（ＡＭｆ！ｌ？ＩｃＡＮ　ＭＩＣ
ＲＯ５ＹＳＴＥＭＳ　ＩＮＣ）から１９７９年１月に発
行された製品カタログ、ディジタルトーンジェネレータ
「Ｓ　２５５９　Ａ／Ｂ／Ｃ／ＤＪの第４頁〜第１４頁
参照）。

従来のディジタルトーンゼネレータは、複数の所望のト
ーン（周波数信号６９７Ｈｚ〜１６３３ハ２〉を精度良
く形成するため、階段波状のトーンの１周期を構成する
ステップ数と、これらの複数の周波数の最少公倍数に従
った、例えばカラーテレビジョン受像機において使用さ
れるカラーバースト用の水晶発振回路によって形成され
た基準周波数信号（３，５７９５４５ＭＨｚ）が用いら
れる。このような高い基準周波数信号を用いるものであ
るので、低消費電力化と低動作電圧化を妨げる原因とな
る。

〔発明の目的〕

この発明の目的は、低消費電力化と低動作電圧化を図っ
たディジタルトーン発生回路を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、キー入力信号に従って基準周波数信号を計数
するプログラムカウンタ回路の計数値を特定のステップ
で補正値に切り換えることにより、所望の周波数にされ
た階段波状のトーン信号を形成するものである。

〔実施例〕

第１Ｂ！！ＩＩには、この発明に係るディジタルトーン
発生回路の一実施例のブロック図が示されている。

同図の各回路ブロックは、公知の半導体集積ｌ路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。この実
施例回路は、特に制限されないが、ブツシュボタン用の
コモンロウ側の４種類のトーン信号を形成する。

基準周波数信号φは、図示しない基準周波数発振回路に
より構成される。この基準周波数発振回路は、特に制限
されないが、セラミック振動子を用いたセラミック発振
回路により構成され、例えば、４００ＫＨｚのような比
較的低い周波数信号にされる。

この基準周波数信号φは、次のプログラムカウンタ回路
Ｃ０ＮＴによって分周される。すなわち、上記基準周波
数φを受けるカウンタ回路Ｃ０ＮＴの各分周段出力２〜
３２は二ＲＯＭ（リード・オンリー・メモリ）に入力さ
れる。このＲＯＭは、格子状の交点に○で示した個所に
エンハンスメント型ＭＯＳ　Ｆ　ＥＴが形成される縦型
マスクＲＯＭにより構成される。他の格子の交点には、
図示しないがディプレッション型ＭＯＳ　Ｆ　ＥＴが形
成されている。上記各ＭＯ３ＦＥＴは、横の格子にそっ
て直列形態に接続される。この横の格子に直列されたエ
ンハンスメント型ＭＯＳ　Ｆ　ＥＴのゲートには、キー
〈ブツシュボタン）によって形成されたキー入力信号１
〜４が供給される。上記キー入力信号１〜４は、それぞ
れ２つの格子を選択するように供給される。上記格子状
に配置された直列形態の各ＭＯＳＦＥＴの一端は、共通
化されて回路の接地電位点に接続される。また、上記直
列ＭＯＳＦＥＴの他端は、共通化されて出力とされる。

この出力点と電源電圧Ｖｃｃとの間には、特に制限され
ないが、バイアス電圧Ｖｒｅｆによって動作状態にされ
る負荷ＭＯ３ＦＥＴＱＩが設けられる。

上記ＲＯＭの出力は、インバータ回路ＩＶ２．　　ＩＶ
３を介してフリップフロップ回路Ｆ１の入力に供給され
る。このフリップフロップ回路Ｆ１は、上記基準周波数
信号φがクロック端子に供給されることによって、上記
基準周波数信号φに同期して、上記ＲＯＭの出力信号を
保持する。

一方、上記キー入力信号１〜４は、ノア（Ｎ。

Ｒ）ゲート回路Ｇ１の入力に供給される。このノアゲー
ト回路Ｇ１の出力は、一方においてインバータ回路ＩＶ
Ｉを介してナンド（ＮＡＮＤ）ゲート回路Ｇ２の一方の
入力に供給される。このナントゲート回路Ｇ２の他方の
入力には、上記フリップフロップ回路Ｆ１の出力Ｑが供
給される。このアンドゲート回路Ｇ２の出力は、上記カ
ウンタ回路Ｃ０ＮＴのリセット端子に供給される。

これによって、上記カウンタ回路Ｃ０ＮＴは、上記ＲＯ
Ｍの書き込み情報に従ったプログラムカウンタとしての
動作を行う。

今、キー入力１〜４がいずれも入力されていない時は、
全信号が論理“０′にされる。これによって、ゲート回
路Ｇ１の出力が論理′″１”になるので、インバータ回
路ＩＶＩの出力は論理“０”にされる、これによって、
ゲート回路Ｇ２の出力は、論理“１”にされるので、上
記カウンタ回路Ｃ０ＮＴはリセット状態のままとされ、
その計数動作を停止している。

上記キー入力１〜４のうち１つのキー入力が供給される
と、上記ゲート回路Ｇ１の出力は論理“１”になり、上
記ゲート回路Ｇ２の一方の入力を論理“１”にして、そ
の出力を論理“０”にする。

これによって、カウンタ回路Ｃ０ＮＴは、リセット状態
が解除され、上記基準周波数φの計数動作を開始する。

上記キー入力とカウンタ回路Ｃ０ＮＴの出力２〜３２の
出力により、直列形態にされたエンハンスメント型ＭＯ
Ｓ　Ｆ　ＥＴが全てオン状態にされると、その出力は論
理“０″にされる。

したがって、フリップフロップ回路Ｆ１の出力Ｑは、論
理″１°から論理“Ｏ”にされるので、ゲート回路Ｇ２
の出力が論理“ｌ”となって、カウンタ回路Ｃ０ＮＴを
リセット状態にする。このカウンタ回路Ｃ０ＮＴのリセ
ットにより、上記ＲＯＭの出力は、論理“１”にされる
ので、フリップフロップ回路Ｆ１は、次のクロックφに
同期して再び論理６１”となり、上記カウンタ回路Ｃ０
ＮＴのリセット状態をｇ除する。この繰り返しによって
、フリップフロップ回路Ｆ１の出力Ｑからは、上記キー
入力により選ばれた分周比（計数値）に従った基準周波
数信号φの分周出力が得られる。

これによって、上記キー入力に従った４通りの可変分周
出力が得られる。

このような分間動作によって形成されたパルス信号に基
づいて、階段状のトーン信号を形成するため、上記フリ
ップフロップ回路Ｆ１の出力パルスは、フリップフロッ
プＦ２により１／２分周されて、パルスデューティが５
０％とされたパルス信号人に変換される。このパルス信
号Ａは、ジョンソンカウンタ回路Ｊ−ＣＯＮＴに供給さ
れる。

このジョンソンカウンタ回路Ｊ−ＣＯＮＴのリセット端
子には、上記ノアゲート回路Ｇ１の出力が供給される。

これによって、キー入力がいずれも入力されていない時
、このカウンタ回路Ｊ−Ｃ０ＮＴは、その動作が停止さ
せられいてる。

この実施例では、各キー入力１〜４に対して、２種類の
分局比がそれぞれ割り当てられている。

特に制限されないが、上記ジョンソンカウンタ回路Ｊ−
ＣＯＮＴの最下位ビット出力と最上位ビット出力を排他
的論理和回路ＥＸに供給して、後述するＤ／Ａ変換回路
Ｄ／りによって形成された階段波状のトーン出力４Ｒ号
ＯＵＴのピーク値に相当するステップにおいて、上記分
周比の切り換えを行うようにするものである。このため
、上記排他的論理和回路の出力と、・ｆンバータ回路Ｉ
Ｖ４によって形成された反転信号とは、上記キー入力１
〜４に対してそれぞれ２本づつ設けられた格子（直列Ｍ
Ｏ５ＦＥＴ）の一方を相補的に選択するようなＭＯＳ　
Ｆ　ＥＴが配置されている。

この実施例回路のトーン発生動作を第２図の波形図に従
って説明する。

上記のように１つのキー入力に対して、予め設定された
基準周波数の分周出力に従ったパルスＡが形成される。

このパルスＡによってジョンソンカウンタ回路Ｊ−ＣＯ
ＮＴは、出力Ｂ〜Ｃのように、上記パルスＡの変化毎（
半周期ずつ遅れたパルス信号を形成する。これによって
、その半周期においては最下位ビットから１ビツトづつ
増加し、ピーク値とされた後は減少するので、Ｄ／Ａ変
換回路Ｄ／りは、上記パルスＡの半周期を１ステツプと
する階段波状のアナログ信号に変換する。

上記階段波の１ステツプの時間は、上記基準周波数φの
整数倍（分周比）にされた固定時間になる。この時間を
キー入力１〜４に応じて設定することにより、異なる周
期（周波数）の階段波状態のアナログ信号ＯＵＴを形成
することができる。

しかしながら、従来のように、上記各キー入力に対して
１種類の分周比にしたのでは、その最少公倍数に従った
高い基準周波数信号を用いることが必要になる。これに
対してこの実施例では、上記ジョンソンカウンタ回路Ｊ
−ＣＯＮＴの最下位ビット出力Ｂと最上位ビット信号Ｃ
とが一致したステップ（階段波における正、負の両ピー
ク）において、排他的論理和回路ＥＸの出力が一致出力
の論理“Ｏ”を形成する。これによって、縦型ＲＯＭの
選択される格子が補正値用の分局比に切り換えられる。

この補正値の設定により、上記基準周波数信号φ（４０
０ＫＨｚ＞を用いて、各ステップにおける分局比に従っ
た基準時間を単位時間として、ピーク値に到るまでのス
テップ数倍された単位時間に、ピークステップに設けら
れた補正時間を加えることって、全体として所望の周期
が得られるようにするものである。

特に制限されないが、上記所望の周期に対して短めに上
記単位時間を設定することにより、ピークステップでの
補正時間を上記単位時間に比べて長くするようにするも
のである。これによって、アナログ信号の高調波成分の
発生を軽減できるものである。

〔効　果〕 ＋１１階段波状態のアナログ信号を各ステップにおける
時間を基準時間と補正時間の２つに切り換えることによ
って、その組み合わせにより、任意の周期のトーン信号
を形成することができる。これによって、比較的低い周
波数の基準周波数信号を用いることができるから、低消
費電力化を達成することができるという効果が得られろ
。

（２）上記（１）により基準周波数が比較的低くできる
ことより、回路に要求される高速性が緩和できる。

これによって、比較的低い電Ｈ？！圧でも十分にその動
作を保証できるディジタルトーン発生回路を得ることが
できるという効果が得られる。

（３）上記（１１により、比較的低い基準周波数を用い
ることができるから、安価なセラミック振動子を用いて
基準発振回路を構成することができるという効果が得ら
れる。

（４）上記階段波のピーク部分に補正用の比較的長くさ
れたステップを設けることによって、出力信号の高調波
成分を低減することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない０例えば、上記基準周波
数信号の分周比を補正値用の分局比に切り換えるステッ
プは、上記階段状波形におけるピークステップに限定さ
れず、任意のステップないし複数のステップにまたがっ
て設けるものであってもよい。また、基準周波数信号の
可変分周出力を形成する回路、この分周出力から階段状
態に変化するディジタル信号を形成する具体的回路は、
種々の実施形態を採ることができるものである。

〔利用分野〕

この発明は、ブツシュボタン用電話におけるディジタル
トーン発生回路の他、１つの基準周波数信号からキー入
力に従って複数種類のトーン（音声信号）を形成する各
種トーン発生回路に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、その動作の一例を説明するための波形図であ
る。 Ｃ０ＮＴ・・カウンタ回路、Ｇ１・・ノアゲート回路、
Ｇ２・・ナントゲート回路、ＩＶＩ−Ｉｖ４・・インバ
ータ回路、Ｆｌ、Ｆ２・・フリフブフロンプ回路、ＥＸ
・・排他的論理和回路、ＩＪ−ＣＯＮＴ・・ジッンソン
ヵウンタ回１、Ｄ／Ａ・・Ｄ／Ａ変換回路

Claims (1)

1. 【特許請求の範囲】 １、キー入力信号に従って基準周波数信号を計数するプ
   ログラムカウンタ回路と、このプログラムカウンタ回路
   の出力に基づいて形成されたパルスに従って変化する階
   段波状のトーン信号を発生させるトーン発生回路と、上
   記特定の階段ステップにおいて上記プログラムカウンタ
   の計数値をその出力すべきトーン信号の周波数に従って
   定められた補正値に切り換える補正回路とを含むことを
   特徴とするディジタルトーン発生回路。 ２、上記トーン発生回路は、上記プログラムカウンタ回
   路の出力に従って形成されたパルス信号を受けるジョン
   ソンカウンタと、このジョンソンカウンタ回路の出力を
   受けるＤ／Ａ変換回路を含み、上記特定の階段ステップ
   を検出する回路は、上記ジョンソンカウンタ回路の最下
   位ビットと最上位ビット出力を受ける排他的論理和回路
   であることを特徴とする特許請求の範囲第１項記載のデ
   ィジタルトーン発生回路。 ３、上記プログラムカウンタ回路は、その計数値と補正
   値とが書き込まれた縦型ＲＯＭにより設定されるもので
   あり、このＲＯＭの出力は上記キー入力により選択され
   るものであることを特徴とする特許請求の範囲第１又は
   第２項記載のディジタルトーン発生回路。