JPS6182588A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6182588A JPS6182588A JP59204439A JP20443984A JPS6182588A JP S6182588 A JPS6182588 A JP S6182588A JP 59204439 A JP59204439 A JP 59204439A JP 20443984 A JP20443984 A JP 20443984A JP S6182588 A JPS6182588 A JP S6182588A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ランダムアクセス可能な半導体記憶装置に関
する。
する。
半導体記憶装置の大容量化の伴い、近年その使用目的の
幅も広がって来ている。１６にピットの時代には大型コ
ンピュータのフレームメモリとしての需要が大半を占め
ていたが、６４にピッ］−２２５６にビットと大容量化
が進むにつれてミニコン、マイコンなどの小型コンピュ
ータへの供給が伸びている。そして１Ｍビット、４Ｍビ
ットの時代を迎える現在、半導体記憶装置は画像処理用
メモリとして使用され始めている。例えば、テレビの静
止画用メモリが代表的な例である。
幅も広がって来ている。１６にピットの時代には大型コ
ンピュータのフレームメモリとしての需要が大半を占め
ていたが、６４にピッ］−２２５６にビットと大容量化
が進むにつれてミニコン、マイコンなどの小型コンピュ
ータへの供給が伸びている。そして１Ｍビット、４Ｍビ
ットの時代を迎える現在、半導体記憶装置は画像処理用
メモリとして使用され始めている。例えば、テレビの静
止画用メモリが代表的な例である。
しかしながら、従来の例えばダイナミック・ランダムア
クセス・メモリ（ｄＲＡＭ）を画像処理用メモリとして
用いる場合法のような問題があった。第１に、アクセス
時間が短くても１００ｎＳであり、画＠！２！ＩＩＩ用
としては未だ長いことである。
クセス・メモリ（ｄＲＡＭ）を画像処理用メモリとして
用いる場合法のような問題があった。第１に、アクセス
時間が短くても１００ｎＳであり、画＠！２！ＩＩＩ用
としては未だ長いことである。
ページ・モードで動作させれば、アクセス時間が５０ｎ
ｓ程度と短くなるが、その場合でも画像処理用として用
いるための第２の問題として、チップ外部にアドレスカ
ウンタを必要とする。ぞれは連続したアドレスをチップ
外部から入力させるためである。即ち、従来のｄ ＲＡ
Ｍを画像処理用メモリとして用いる場合に余分な外部
１３を必要とし、この結果としてアドレスを管理するＣ
ＰＵとメモリとの間の信号のやりとりも？！雑になる。
ｓ程度と短くなるが、その場合でも画像処理用として用
いるための第２の問題として、チップ外部にアドレスカ
ウンタを必要とする。ぞれは連続したアドレスをチップ
外部から入力させるためである。即ち、従来のｄ ＲＡ
Ｍを画像処理用メモリとして用いる場合に余分な外部
１３を必要とし、この結果としてアドレスを管理するＣ
ＰＵとメモリとの間の信号のやりとりも？！雑になる。
本発明は上記の点に鑑みなされたもので、ランダムアク
セス・モードとシリアルアクセス・モードを簡単に切換
えられるようにした半導体記憶装置を提供することを目
的とする。
セス・モードとシリアルアクセス・モードを簡単に切換
えられるようにした半導体記憶装置を提供することを目
的とする。
本発明は、ランダムアクセス可能な半導体記憶装置にお
いて、半導体チップ内の周辺回路の一部に、シリアルア
クセス・モード用のアドレスカウンタを設け、このアド
レスカウンタからの内部ア ′ドレスとランダム
アクセス・七−ド用の外部アドレスを切換える手段を備
えたことを特徴とする。
いて、半導体チップ内の周辺回路の一部に、シリアルア
クセス・モード用のアドレスカウンタを設け、このアド
レスカウンタからの内部ア ′ドレスとランダム
アクセス・七−ド用の外部アドレスを切換える手段を備
えたことを特徴とする。
ここにシリアルアクセス・モードとは、メモリセルの全
ビットについて連続的に読みだしまたは書込み動作を行
なうモードをいう。
ビットについて連続的に読みだしまたは書込み動作を行
なうモードをいう。
（発明の効果）
本発明によれば、チップ内部にアドレスカウンタを備え
てこれを゛制御することにより、ｄＲＡＭ１を例えば画
像処理用メモリとしてシリアルアクセス・モードで動作
させることができる。しがもこの場合、チップ外部から
シリアルアクセス・モード用のアドレス入力を必要とせ
ず、またアドレスカウンタも必要としないため、チップ
と、アドレスを管理するＣＰＵとの間の周３２２殿器お
よび信号を簡略化できる。これはメモリシステムのパワ
ーの低減とコスト低減につながる。
てこれを゛制御することにより、ｄＲＡＭ１を例えば画
像処理用メモリとしてシリアルアクセス・モードで動作
させることができる。しがもこの場合、チップ外部から
シリアルアクセス・モード用のアドレス入力を必要とせ
ず、またアドレスカウンタも必要としないため、チップ
と、アドレスを管理するＣＰＵとの間の周３２２殿器お
よび信号を簡略化できる。これはメモリシステムのパワ
ーの低減とコスト低減につながる。
本発明の実施例を図面を用いて説明する。
第１図は一実施例のメモリの回路ブロックである。図に
おいて、１は半導体チップであり、これにコア回路２お
よび周辺回路が集積形成されている。コア回路２は、−
周の〜ｌ０８ＦＥＴと一個のＭＯＳキャパシタからなる
メモリセルを配列した。
おいて、１は半導体チップであり、これにコア回路２お
よび周辺回路が集積形成されている。コア回路２は、−
周の〜ｌ０８ＦＥＴと一個のＭＯＳキャパシタからなる
メモリセルを配列した。
ランダムアクセス可能なメモリセルアレイ、ロウ・デコ
ーダ、カラム・デコーダ、センスアンプ、１１０回路等
を含む。周辺回路は、カラム・アドレスバッファ３、Ｏ
つ・アドレスバッファ４、ＣＡＳ系りＯツク発生器５、
ＲＡＳ系りＯツク発生器６、ライト系クロック発生器７
、データ人力バッフ７８、データ出力バッフ７９の他に
、カラム・アドレスカウンタ１０およびロウ・アドレス
カウンタ１１を含む。カラム・アドレスカウンタ１０お
よびロウ・アドレスカウンタ１１を内蔵させた点が従来
のＣｆＲＡＭと異なっており、これによりシリアルアク
セス・モードの動作を可能としている。即も、通常動作
では、外部アドレスＥＸＴ、Ａｎ ”ＡＮによりランダ
ムアクセスが行われ、外部端子から切換え制御信号５Ｃ
ＡＮを入力してクロック発生器５．６を制御し、これに
よりカラム・アドレスカウンタ１０およびロウ・アドレ
スカウンタ１１から内部アドレスＩＮＴ。
ーダ、カラム・デコーダ、センスアンプ、１１０回路等
を含む。周辺回路は、カラム・アドレスバッファ３、Ｏ
つ・アドレスバッファ４、ＣＡＳ系りＯツク発生器５、
ＲＡＳ系りＯツク発生器６、ライト系クロック発生器７
、データ人力バッフ７８、データ出力バッフ７９の他に
、カラム・アドレスカウンタ１０およびロウ・アドレス
カウンタ１１を含む。カラム・アドレスカウンタ１０お
よびロウ・アドレスカウンタ１１を内蔵させた点が従来
のＣｆＲＡＭと異なっており、これによりシリアルアク
セス・モードの動作を可能としている。即も、通常動作
では、外部アドレスＥＸＴ、Ａｎ ”ＡＮによりランダ
ムアクセスが行われ、外部端子から切換え制御信号５Ｃ
ＡＮを入力してクロック発生器５．６を制御し、これに
よりカラム・アドレスカウンタ１０およびロウ・アドレ
スカウンタ１１から内部アドレスＩＮＴ。
Ａｏ〜ＡＮを発生させてシリアルアクセス・モードの動
作を行なうようになっている。
作を行なうようになっている。
このメモリの動作を次に詳しく説明する。制御信号５Ｃ
ＡＮが例えば゛′Ｈ″レベルの時ランダムアクセス・モ
ードとなる。即ち、５ＣＡＮが゛トドレベルの時、従来
のｄＲＡＭと同様、ロウ・アドレススト・ローブ信号（
ＲＡＳ）、カラム・アドレスストローブ信号（ＣＡＳ）
、ライト・イネーブル信号（ＷＥ＞のタイミングによっ
て、ＲＡＳ系クロック発生器５．ＣＡＳ系クロりク発生
器６が作動して、読出しサイクル、占込みサイクルなど
の各モードのサイクルが実行される。ＣΔＳビフォアＲ
ＡＳリフレッシュサイクルなどのオートリフレッシュ時
には、ＲＡＳに同期してＲＡＳ系クロりク発生器６が作
動してロウ・アドレスバッファ４とセンスアンプが作動
する。この時、ロウ・アドレスカウンタ１１から発生さ
れる内部アドレスＩ ＮＴ、Ａｏ〜ＡＮが外部アドレス
ＥＸＴ。
ＡＮが例えば゛′Ｈ″レベルの時ランダムアクセス・モ
ードとなる。即ち、５ＣＡＮが゛トドレベルの時、従来
のｄＲＡＭと同様、ロウ・アドレススト・ローブ信号（
ＲＡＳ）、カラム・アドレスストローブ信号（ＣＡＳ）
、ライト・イネーブル信号（ＷＥ＞のタイミングによっ
て、ＲＡＳ系クロック発生器５．ＣＡＳ系クロりク発生
器６が作動して、読出しサイクル、占込みサイクルなど
の各モードのサイクルが実行される。ＣΔＳビフォアＲ
ＡＳリフレッシュサイクルなどのオートリフレッシュ時
には、ＲＡＳに同期してＲＡＳ系クロりク発生器６が作
動してロウ・アドレスバッファ４とセンスアンプが作動
する。この時、ロウ・アドレスカウンタ１１から発生さ
れる内部アドレスＩ ＮＴ、Ａｏ〜ＡＮが外部アドレス
ＥＸＴ。
Ａａ〜ＡＮに代わりロウ・アドレスバッファ４に取込ま
れるために、ロウ・アドレスバッファ４にはロウ・アド
レスカウンタ１１の出力と外部アドレスを切換えるため
のマルチプレクサか設けである。カラム・アドレスバッ
ファ３にも同（革のマルチプレクサが設けられているが
、ランダムアクセス・モードの場合カラム・アドレスカ
ウンタ１０は作動しない。
れるために、ロウ・アドレスバッファ４にはロウ・アド
レスカウンタ１１の出力と外部アドレスを切換えるため
のマルチプレクサか設けである。カラム・アドレスバッ
ファ３にも同（革のマルチプレクサが設けられているが
、ランダムアクセス・モードの場合カラム・アドレスカ
ウンタ１０は作動しない。
次に制御信号５ＣＡＮが゛′Ｌ゛レベルになると、この
メモリはシリアルアクセス・モードになる。
メモリはシリアルアクセス・モードになる。
即ち、外部アドレスによらず、カラム・アドレスカウン
タ１０およびロウ・アドレスカウンタ１１から出力され
る内部アドレスによって連続的にメモリセルが選択され
て読出し、書込みが行われる。
タ１０およびロウ・アドレスカウンタ１１から出力され
る内部アドレスによって連続的にメモリセルが選択され
て読出し、書込みが行われる。
このシリアルアクセス・モードを詳しく説明すると、先
ず５ＣＡＮが“Ｌ １１レベルになると、クロック発生
器５，６によりカラム・アドレスカウンタ１０．ロウ・
アドレスカウンタ１１がリセ・ノドされ、内部アドレス
としてそれぞれ最小カラム・アドレス、最小ロウ・アド
レスを出力する。そして出力された内部アドレスは、カ
ラム・アドレスバッファ３．ロウ・アドレスバッファ４
に取込まれる。ロウ・アドレスバッファ４の出力がロウ
・デコーダに入力された後、一本のワード線が選ばれ、
センスアンプが動作し、その１！カラム・アドレスバッ
ファ３の出力がカラム・デコーダに入力されると、一本
のビット線が選択されてＩ／′０線に接続される。
ず５ＣＡＮが“Ｌ １１レベルになると、クロック発生
器５，６によりカラム・アドレスカウンタ１０．ロウ・
アドレスカウンタ１１がリセ・ノドされ、内部アドレス
としてそれぞれ最小カラム・アドレス、最小ロウ・アド
レスを出力する。そして出力された内部アドレスは、カ
ラム・アドレスバッファ３．ロウ・アドレスバッファ４
に取込まれる。ロウ・アドレスバッファ４の出力がロウ
・デコーダに入力された後、一本のワード線が選ばれ、
センスアンプが動作し、その１！カラム・アドレスバッ
ファ３の出力がカラム・デコーダに入力されると、一本
のビット線が選択されてＩ／′０線に接続される。
第２図は、シリアルアクセス・モードでメモリセルがど
のような順番で選択されるかを示した例で、第３図は、
その時の５ＣＡＮ、ＲＡＳ。
のような順番で選択されるかを示した例で、第３図は、
その時の５ＣＡＮ、ＲＡＳ。
がＬ ”レベルになり、次いでＲＡＳ、ＣＡＳが順次″
′Ｌ゛ルヘルになることにより、ワード腺Ｗ Ｌ １が
選択され、このワード線Ｗ Ｌ ｔに沿った最初のメモ
リセル■に続出しまたは書込みが１１ねれる。次にＣＡ
Ｓが“Ｈパレベルになると、カラム・アドレスバッファ
３およびカラム・デコーダが予（情充電され、カラム・
アドレスカウンタ１０の出力アドレスが１ビット進む。
′Ｌ゛ルヘルになることにより、ワード腺Ｗ Ｌ １が
選択され、このワード線Ｗ Ｌ ｔに沿った最初のメモ
リセル■に続出しまたは書込みが１１ねれる。次にＣＡ
Ｓが“Ｈパレベルになると、カラム・アドレスバッファ
３およびカラム・デコーダが予（情充電され、カラム・
アドレスカウンタ１０の出力アドレスが１ビット進む。
そして次にＣＡＳが゛Ｈルベル
・アドレスバッファ１０およびカラム・デコーダが作動
してワード線ＥＷＬｉ上の次のメモリセル■の読出しま
たは書込みが行われる。この時ロウ・アドレスカウンタ
１１，ロウ・アドレスバッフ１４およびロウ・デコーダ
は動作しないためワード線〜ＶＬ＋が選択されたままで
ある。その後ＣＡＳが第３図に示すように゛Ｈ゛°レベ
ル、”Ｌ”レベルを繰返し、ｎｌｌｉｄのカラム・アド
レスがある場合、２ｎ回目のＣＡＳの立下りによってカ
ラム・アドレスカウンタ１０は最大カラム・アドレスを
出力し、ワード線ＷＬＬに関しては最後の番地２ｎのメ
モリセルの読出しまたは書込みが行われる。そしてＣＡ
Ｓの２ｎ向目の立上りにより、カラム・アドレスカウン
タ１０は最小カラム・アドレスにリセットされ、ロウ・
アドレスカウンタ１１の出力アドレスが１ビット進む。
してワード線ＥＷＬｉ上の次のメモリセル■の読出しま
たは書込みが行われる。この時ロウ・アドレスカウンタ
１１，ロウ・アドレスバッフ１４およびロウ・デコーダ
は動作しないためワード線〜ＶＬ＋が選択されたままで
ある。その後ＣＡＳが第３図に示すように゛Ｈ゛°レベ
ル、”Ｌ”レベルを繰返し、ｎｌｌｉｄのカラム・アド
レスがある場合、２ｎ回目のＣＡＳの立下りによってカ
ラム・アドレスカウンタ１０は最大カラム・アドレスを
出力し、ワード線ＷＬＬに関しては最後の番地２ｎのメ
モリセルの読出しまたは書込みが行われる。そしてＣＡ
Ｓの２ｎ向目の立上りにより、カラム・アドレスカウン
タ１０は最小カラム・アドレスにリセットされ、ロウ・
アドレスカウンタ１１の出力アドレスが１ビット進む。
これに伴い、カラム・アドレスバッファ３，カラム・ア
ドレスデコーダだけでなく、ロウ・アドレスバッファ４
。
ドレスデコーダだけでなく、ロウ・アドレスバッファ４
。
ロウ・アドレスデコーダ、ビット線，１１０回路が予備
充電される。そしてＣＡＳの２ｎ＋１回目の立下りによ
り次のワード線Ｗ Ｌ ２が選択され、ワード線Ｗ Ｌ
２に沿った最初の番地２Ｑ＋１のメモリセルの読出し
または再込みが行われる。以下同様の動作を繰返し、ロ
ウ・アドレスカウンタ１１の出力が最大ロウ・アドレス
になるとロウ・アドレスカウンタ１１とカラム・アドレ
スカウンタ１０がリセットされる。
充電される。そしてＣＡＳの２ｎ＋１回目の立下りによ
り次のワード線Ｗ Ｌ ２が選択され、ワード線Ｗ Ｌ
２に沿った最初の番地２Ｑ＋１のメモリセルの読出し
または再込みが行われる。以下同様の動作を繰返し、ロ
ウ・アドレスカウンタ１１の出力が最大ロウ・アドレス
になるとロウ・アドレスカウンタ１１とカラム・アドレ
スカウンタ１０がリセットされる。
以上述べたように本発明によれば、ランダムアクセス・
モードとシリアルアクセス・モードを容易に切換えられ
るようにして適用範囲を拡大した半導体記憶装置を提供
することができる。
モードとシリアルアクセス・モードを容易に切換えられ
るようにして適用範囲を拡大した半導体記憶装置を提供
することができる。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形実施することができる
。例えば、ｄＲＡＭに限らず、スタティックＲＡＭに本
発明を適用することが可能である。
趣旨を逸脱しない範囲で種々変形実施することができる
。例えば、ｄＲＡＭに限らず、スタティックＲＡＭに本
発明を適用することが可能である。
第１図は本発明の一実施例のメモリ偶成を示す図、第２
図および第３図はそのシリアルアクセス・モードの動作
を説明するための図である。 １・・・半導体チップ、２・・・コア回路、３・・・カ
ラム・アドレスバッフ？、４・・・ロウ・アドレスバッ
フ１．５・・・ＣＡＳ系クロック発生器、６・・・ＲＡ
Ｓ系クロック発生器、７・・・ライト系クロック発生器
、８・・・データ人力バッフ７．９・・・データ出力バ
ッファ、１０カラム・アドレスカウンタ、１１・・・ロ
ウ・アドレスカウンタ、５ＣＡＮ・・・モード切換え制
御信号。
図および第３図はそのシリアルアクセス・モードの動作
を説明するための図である。 １・・・半導体チップ、２・・・コア回路、３・・・カ
ラム・アドレスバッフ？、４・・・ロウ・アドレスバッ
フ１．５・・・ＣＡＳ系クロック発生器、６・・・ＲＡ
Ｓ系クロック発生器、７・・・ライト系クロック発生器
、８・・・データ人力バッフ７．９・・・データ出力バ
ッファ、１０カラム・アドレスカウンタ、１１・・・ロ
ウ・アドレスカウンタ、５ＣＡＮ・・・モード切換え制
御信号。
Claims (5)
- （１）半導体チップに、ランダムアクセス可能なメモリ
セルアレイを含むコア回路および周辺回路を集積して構
成される半導体記憶装置において、前記周辺回路にシリ
アルアクセス・モード用アドレスカウンタを内蔵し、こ
のアドレスカウンタからの内部アドレスとランダムアク
セス・モード用外部アドレスを切換える手段を備えたこ
とを特徴とする半導体記憶装置。 - （２）前記メモリセルアレイは、一個の ＭＯＳＦＥＴと一個のＭＯＳキャパシタからなるメモリ
セルを用いたダイナミックランダムアクセス可能なメモ
リセルアレイである特許請求の範囲第１項記載の半導体
記憶装置。 - （３）前記アドレスカウンタは、ロウ方向内部アドレス
を出力するロウ・アドレスカウンタとカラム方向内部ア
ドレスを出力するカラム・アドレスカウンタとから構成
した特許請求の範囲第１項記載の半導体記憶装置。 - （４）前記切換え手段として、前記半導体チップ外部に
設けられたモード切換え端子からの制御信号により、前
記アドレスカウンタからの内部アドレスと外部アドレス
を切換えるアドレスマルチプレクサを有する特許請求の
範囲第１項記載の半導体記憶装置。 - （５）前記アドレスカウンタは、ロウ方向内部アドレス
を出力するロウ・アドレスカウンタとカラム方向内部ア
ドレスを出力するカラム・アドレスカウンタとから構成
され、シリアルアクセス・モードにおいて、カラムアド
レスストローブ信号に同期してカラム・アドレスカウン
タの出力が１ビットずつ進み、カラム・アドレスカウン
タは最大カラムアドレスになるとロウ・アドレスカウン
タの出力を１ビット進めて最小カラムアドレスに戻ると
いう動作をする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204439A JPS6182588A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204439A JPS6182588A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182588A true JPS6182588A (ja) | 1986-04-26 |
Family
ID=16490543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204439A Pending JPS6182588A (ja) | 1984-09-29 | 1984-09-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
| JPH0273591A (ja) * | 1988-09-08 | 1990-03-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH08279283A (ja) * | 1995-12-28 | 1996-10-22 | Hitachi Maxell Ltd | 半導体外部記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818743A (ja) * | 1981-07-24 | 1983-02-03 | Shin Meiwa Ind Co Ltd | フレームメモリアクセス回路 |
-
1984
- 1984-09-29 JP JP59204439A patent/JPS6182588A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5818743A (ja) * | 1981-07-24 | 1983-02-03 | Shin Meiwa Ind Co Ltd | フレームメモリアクセス回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
| JPH0273591A (ja) * | 1988-09-08 | 1990-03-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH08279283A (ja) * | 1995-12-28 | 1996-10-22 | Hitachi Maxell Ltd | 半導体外部記憶装置 |
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