JPS6180858A - パワ−ｍｏｓｆｅｔ - Google Patents
パワ−ｍｏｓｆｅｔInfo
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- JPS6180858A JPS6180858A JP59201761A JP20176184A JPS6180858A JP S6180858 A JPS6180858 A JP S6180858A JP 59201761 A JP59201761 A JP 59201761A JP 20176184 A JP20176184 A JP 20176184A JP S6180858 A JPS6180858 A JP S6180858A
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- Japan
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- power
- power mosfet
- ballast resistor
- gate
- mo8fet
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明＆ｔパワーＭＯ８ＦＥＴにおける寄生バイポーラ
トランジスタ防止技術に関する、〔背景技術〕 パワーＭＯＳ ｌ” Ｅ Ｔには横形オフセットゲート
構造と縦形Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌ
ｆ Ａｌ ｉｇｎｍｅｎｔ ）構造とがあり、このうち
後者は多数のセルを縦横等間隔に並べることにより高耐
圧化と大電流化が図られ、高電圧スイ・ノチ／グ用とし
て使用されることが知られている。（工業調査会発行電
子材料１９８１年９月Ｐ２２−２８） この縦形ＤＳＡ構造のパワーＭＯ３ＦＥＴ＋７）各セル
は第３図に示すように底部にＫ 濃Ｋｎ＋型層２を有す
るｎ−型シリコン基板ｌをドレインとして、その表面の
一部上に絶縁膜４を介して形成したゲート（ポリＳｉゲ
ート）５をマスクに２ＪｔＫ拡散してｐ型層３とソース
ｎ＋型Ｎ６を形成したもので、ゲートへの電圧印加によ
ってゲート下σ）ｐ型層（チャネル部）を通るソース争
ドレイン電流を制御するようにＭＯ３ＦＥＴ動作するも
のである。
トランジスタ防止技術に関する、〔背景技術〕 パワーＭＯＳ ｌ” Ｅ Ｔには横形オフセットゲート
構造と縦形Ｄ Ｓ Ａ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌ
ｆ Ａｌ ｉｇｎｍｅｎｔ ）構造とがあり、このうち
後者は多数のセルを縦横等間隔に並べることにより高耐
圧化と大電流化が図られ、高電圧スイ・ノチ／グ用とし
て使用されることが知られている。（工業調査会発行電
子材料１９８１年９月Ｐ２２−２８） この縦形ＤＳＡ構造のパワーＭＯ３ＦＥＴ＋７）各セル
は第３図に示すように底部にＫ 濃Ｋｎ＋型層２を有す
るｎ−型シリコン基板ｌをドレインとして、その表面の
一部上に絶縁膜４を介して形成したゲート（ポリＳｉゲ
ート）５をマスクに２ＪｔＫ拡散してｐ型層３とソース
ｎ＋型Ｎ６を形成したもので、ゲートへの電圧印加によ
ってゲート下σ）ｐ型層（チャネル部）を通るソース争
ドレイン電流を制御するようにＭＯ３ＦＥＴ動作するも
のである。
この縦形ＤＳＡ構造のパワーＭＯ８ＦＥＴはオン抵抗Ｒ
０Ｎが小さく、ゲート幅Ｗとゲート長りの比Ｗ／Ｌが太
き（得られ、増幅率ｇｍが大きくとれる、また、ゲート
・ドレイン間帰還容量Ｇｒ５３ が大きく、一方、入力
容量ｃｉｓｓ が大きいことからスイッチングレギュ
レータ、モータ制御などの電力スイッチング用として適
合している。
０Ｎが小さく、ゲート幅Ｗとゲート長りの比Ｗ／Ｌが太
き（得られ、増幅率ｇｍが大きくとれる、また、ゲート
・ドレイン間帰還容量Ｇｒ５３ が大きく、一方、入力
容量ｃｉｓｓ が大きいことからスイッチングレギュ
レータ、モータ制御などの電力スイッチング用として適
合している。
このパワーＭＯ８ＦＥＴに内蔵されているダイオード（
ｐ！ｕ７６３とｎ−型基体１との間の接合ダイオード）
をフライホイールダイオードＦＲＤとして使用するＤＣ
／ＡＣインバーターブリッジ回路（第５図）においては
、対偶のＭＯ８ＦＥＴＱ、、Ｑ、 とＱ３．Ｑ３ とが
交互にスイッチング動作するが、その場合に次の問題が
生じる、すなわち、Ｑ、 、 Ｑ−がオン（Ｑ２− Ｑ
ｓがオフ）した状態からＱ、、Ｑ、を切ると、内蔵ダイ
オードＤ２−Ｄ３を通る回生電流ＩＤＲが急激に流れ、
Ｑ、をオンしり、が回復する間は導通状態にある。（第
４図参照） このＩＤＲが流れこんだとき、チャネル部に近い部分で
寄生バイポーラトランジスタに、、Ｋ。
ｐ！ｕ７６３とｎ−型基体１との間の接合ダイオード）
をフライホイールダイオードＦＲＤとして使用するＤＣ
／ＡＣインバーターブリッジ回路（第５図）においては
、対偶のＭＯ８ＦＥＴＱ、、Ｑ、 とＱ３．Ｑ３ とが
交互にスイッチング動作するが、その場合に次の問題が
生じる、すなわち、Ｑ、 、 Ｑ−がオン（Ｑ２− Ｑ
ｓがオフ）した状態からＱ、、Ｑ、を切ると、内蔵ダイ
オードＤ２−Ｄ３を通る回生電流ＩＤＲが急激に流れ、
Ｑ、をオンしり、が回復する間は導通状態にある。（第
４図参照） このＩＤＲが流れこんだとき、チャネル部に近い部分で
寄生バイポーラトランジスタに、、Ｋ。
（第３図）かオンし、ソースｎ＋型領（１セル）ｒ過剰
電流が流れて素子を破壊する。
電流が流れて素子を破壊する。
〔発明Ｑ〕目的〕
本発明は上記の問題を克服するためになされたものであ
り、その目的とするところをエパワーＭＯ８ＦＥＴにお
ける寄生バイポーラトランジスタによる電流集中を防ぎ
、耐圧を高めることにある。
り、その目的とするところをエパワーＭＯ８ＦＥＴにお
ける寄生バイポーラトランジスタによる電流集中を防ぎ
、耐圧を高めることにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである、すなわち、パ
ワーＭＯ８ＦＥＴにおいて、ノース領域にポリシリコン
等のバラスト抵抗を捜入することで寄生バイポーラトラ
ンジスタの動作を抑制し耐圧を向上し前記発明の目的を
達成できる。
を簡単に説明すれば下記のとおりである、すなわち、パ
ワーＭＯ８ＦＥＴにおいて、ノース領域にポリシリコン
等のバラスト抵抗を捜入することで寄生バイポーラトラ
ンジスタの動作を抑制し耐圧を向上し前記発明の目的を
達成できる。
第１図は本発明の一実施例を示すものであって、縦形Ｄ
ＳＡ構造パワーＭＯ３ＦＥＴにおける１セルの縦断面図
である。
ＳＡ構造パワーＭＯ３ＦＥＴにおける１セルの縦断面図
である。
１はドレイン領域となるｎ型シリコン基板で底？ｆｉｉ
＆ＩＣＡａ度° 型層２′介ゝ”’（）”Ｌ／（７電極
膜”゛ １設けられる、 ３はｐ型層でその表面上に絶縁膜４を介してポＩＪ Ｓ
ｉ等からなるゲート５が形成され、このゲートをマス
クとしてｐ型層３の表面の一部にソースとなるｎ 型拡
散）會６か形成されている。７はソースに接続されたバ
ラスト抵抗で例えばポリＳｉからなり、ゲートの上Ｋ
犯、”、１漠（Ｓ ＋ Ｏｔ膜）介して延設されている
。９はＣＶＤ（気相化学堆積）法によるＳｉｎ、膜、１
０はＡｌ（アルミニウム）よりなるソース電極（配線）
で一部はｐ型層表面に接続され、他の一部はＣＶＤ−８
ｉＯ３膜９のヌル・−ホールを介してバラスト抵抗７に
接続されている、 第２図Ｇ工上記Ｑ）催形ＤＳＡ袷造パワーＭＯ３ＦＥＴ
の平面Ｍであって、そのＡ−Ａ’ 切断面図が第１図に
対応する。
＆ＩＣＡａ度° 型層２′介ゝ”’（）”Ｌ／（７電極
膜”゛ １設けられる、 ３はｐ型層でその表面上に絶縁膜４を介してポＩＪ Ｓ
ｉ等からなるゲート５が形成され、このゲートをマス
クとしてｐ型層３の表面の一部にソースとなるｎ 型拡
散）會６か形成されている。７はソースに接続されたバ
ラスト抵抗で例えばポリＳｉからなり、ゲートの上Ｋ
犯、”、１漠（Ｓ ＋ Ｏｔ膜）介して延設されている
。９はＣＶＤ（気相化学堆積）法によるＳｉｎ、膜、１
０はＡｌ（アルミニウム）よりなるソース電極（配線）
で一部はｐ型層表面に接続され、他の一部はＣＶＤ−８
ｉＯ３膜９のヌル・−ホールを介してバラスト抵抗７に
接続されている、 第２図Ｇ工上記Ｑ）催形ＤＳＡ袷造パワーＭＯ３ＦＥＴ
の平面Ｍであって、そのＡ−Ａ’ 切断面図が第１図に
対応する。
同図において、３ａは基板のｐ型層３の露出するコンタ
クト穴、７ａはバラスト抵抗７が露出するコンタクト穴
である６、 上記バラスト抵抗７はゲートｉｈ極を形成する不純物ド
ープド−ポリＳｉと同じものを使用することができる。
クト穴、７ａはバラスト抵抗７が露出するコンタクト穴
である６、 上記バラスト抵抗７はゲートｉｈ極を形成する不純物ド
ープド−ポリＳｉと同じものを使用することができる。
このバラスト抵抗はポリＳ１平面形状（たとえば第２図
に示す、に、５な放射状形状）ＪＰ不純物のドーピング
量で決定され、その抵抗値はたとえば１セル当り２Ｏ２
以上とする。
に示す、に、５な放射状形状）ＪＰ不純物のドーピング
量で決定され、その抵抗値はたとえば１セル当り２Ｏ２
以上とする。
以上実施例で述べた本発明によれば、下記の理由により
発明の効果が得られる。
発明の効果が得られる。
第６図は第３図に示したバラスト抵抗を入れないこれま
でのパワーＭＯ３ＦＥＴの等価回路図である。この場合
、寄生トランジスタ（Ｋｌ、に２）を通して回生電流Ｉ
ＤＲが流れソース近傍に′電流集中する。第８図はバラ
スト抵抗を入れない場合のパワーＭＯ８ＦＥＴチップの
全体平面図であって、ソース・ポンディングパッドＳ近
傍で電流集中による破壊（×印）が多くみられる。
でのパワーＭＯ３ＦＥＴの等価回路図である。この場合
、寄生トランジスタ（Ｋｌ、に２）を通して回生電流Ｉ
ＤＲが流れソース近傍に′電流集中する。第８図はバラ
スト抵抗を入れない場合のパワーＭＯ８ＦＥＴチップの
全体平面図であって、ソース・ポンディングパッドＳ近
傍で電流集中による破壊（×印）が多くみられる。
第７図はバラスト抵抗Ｒ８を入れた本発明によるパワー
ＭＯ８ＦＥＴの等価回路図である、この場合、Ｒｓを挿
入することにより寄生バイポーラトランジスタへの回生
電流Ｉ。Ｒが分散し集中は回避できる、 第９図はバラスト抵抗を入れたパワーＭＯ８ＦＥＴチッ
プの全体平面図であって、ソース・ポンディングパッド
Ｓ近傍での破壊はみられなかった。
ＭＯ８ＦＥＴの等価回路図である、この場合、Ｒｓを挿
入することにより寄生バイポーラトランジスタへの回生
電流Ｉ。Ｒが分散し集中は回避できる、 第９図はバラスト抵抗を入れたパワーＭＯ８ＦＥＴチッ
プの全体平面図であって、ソース・ポンディングパッド
Ｓ近傍での破壊はみられなかった。
このように本発明によれば、バラスト効果により、ソー
ス・ポンディングパッドＳ周辺のセルの寄生バイポーラ
トランジスタ動作が抑止され、破壊耐量が１０〜２０倍
に向上１−だ。すなわち、バラスト抵抗Ｒ８を入れない
従来例では破壊耐量が０１〜０．２Ａであるのに対し、
バラスト抵抗Ｒ８を入れた本発明の例では耐量は１．５
Ａ〜５Ａに向上することができた、 〔利用分野〕 本発明は特にモータ制御等のＤＣ／ＡＣインバータブリ
ッジ回路図に使用されるパワーＭ ＯＳ ＦＥＴに適用
して有効である。
ス・ポンディングパッドＳ周辺のセルの寄生バイポーラ
トランジスタ動作が抑止され、破壊耐量が１０〜２０倍
に向上１−だ。すなわち、バラスト抵抗Ｒ８を入れない
従来例では破壊耐量が０１〜０．２Ａであるのに対し、
バラスト抵抗Ｒ８を入れた本発明の例では耐量は１．５
Ａ〜５Ａに向上することができた、 〔利用分野〕 本発明は特にモータ制御等のＤＣ／ＡＣインバータブリ
ッジ回路図に使用されるパワーＭ ＯＳ ＦＥＴに適用
して有効である。
第１図は本発明の一実施例を示す縦形ＤＮＡ構造のパワ
ーＭＯ３ＦＥＴの一セル部分の縦断面図である。 第２図は第１図に示されるパワーＭＯ８ＦＥＴの平面図
である、 第３図はこれまでの縦形のＤＮＡ構造パワーＭＯ３ＦＥ
Ｔの縦断面図である。 第４図はパワーＭＯ８ＦＥＴの順方向′電流ＩＦが切れ
た後の回生電流ＩＤＨの形態を示す曲線図である。 第５図はＤ Ｃ／Ａ Ｃインバータブ９７９回路の例を
示す回路図である。 第６因、第７図はパワーＭＯ３ＦＥＴの等価回路図であ
る、 第８図、第９図はパワーＭＯ３ＦＥＴチ、プの全体平面
図であって電流集中の状態を示すものである。 １・・・ｎ−型Ｓｉ基体（ドレイン）、２・・・ｎ＋型
層、３・・・ｐ型層、４・・・絶縁膜、５・・・ゲート
（ポリＳｉ）、６・・・ｎ＋型型数散層ソース）、７・
・・バラスト抵抗（ポＩＪ Ｓ ｉ ）、８．９・・・
絶縁膜、１０・・・アルミニウム電極。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
ーＭＯ３ＦＥＴの一セル部分の縦断面図である。 第２図は第１図に示されるパワーＭＯ８ＦＥＴの平面図
である、 第３図はこれまでの縦形のＤＮＡ構造パワーＭＯ３ＦＥ
Ｔの縦断面図である。 第４図はパワーＭＯ８ＦＥＴの順方向′電流ＩＦが切れ
た後の回生電流ＩＤＨの形態を示す曲線図である。 第５図はＤ Ｃ／Ａ Ｃインバータブ９７９回路の例を
示す回路図である。 第６因、第７図はパワーＭＯ３ＦＥＴの等価回路図であ
る、 第８図、第９図はパワーＭＯ３ＦＥＴチ、プの全体平面
図であって電流集中の状態を示すものである。 １・・・ｎ−型Ｓｉ基体（ドレイン）、２・・・ｎ＋型
層、３・・・ｐ型層、４・・・絶縁膜、５・・・ゲート
（ポリＳｉ）、６・・・ｎ＋型型数散層ソース）、７・
・・バラスト抵抗（ポＩＪ Ｓ ｉ ）、８．９・・・
絶縁膜、１０・・・アルミニウム電極。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、パワーＭＯＳＦＥＴにおいて寄生するバイポーラト
ランジスタの動作を抑制するようにソース領域にバラス
ト抵抗が挿入されていることを特徴とするパワーＭＯＳ
ＦＥＴ。 ２、上記バラスト抵抗はゲート電極形成材料であるポリ
シリコンにより形成されている特許請求の範囲第１項に
記載のパワーＭＯＳＦＥＴ。 ３、上記パワーＭＯＳＦＥＴは縦形ＤＳＡ構造ＭＯＳＦ
ＥＴである特許請求の範囲第１項又は第２項に記載のパ
ワーＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201761A JPS6180858A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201761A JPS6180858A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180858A true JPS6180858A (ja) | 1986-04-24 |
Family
ID=16446494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201761A Pending JPS6180858A (ja) | 1984-09-28 | 1984-09-28 | パワ−ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180858A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380572A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
| JPH01248564A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | パワートランジスタ |
| EP0656661A1 (en) * | 1993-11-12 | 1995-06-07 | Nippondenso Co., Ltd. | DMOSFET with a resistance for improving the reverse bias conduction |
| EP0657947A1 (en) * | 1993-12-07 | 1995-06-14 | Nippondenso Co., Ltd. | Power converter |
| US5608616A (en) * | 1993-12-07 | 1997-03-04 | Nippondenso Co., Ltd. | Power converter |
| US5694311A (en) * | 1995-03-31 | 1997-12-02 | Nippondenso Co., Ltd. | Power supply system |
| US5780953A (en) * | 1993-12-07 | 1998-07-14 | Nippondenso Co., Ltd. | Alternator |
| EP0936677A1 (de) * | 1998-02-16 | 1999-08-18 | Asea Brown Boveri AG | Leistungshalbleiterbauelement mit einer isolierten Gateelektrode und Verfahren zu dessen Herstellung |
| JP2003234200A (ja) * | 2001-11-07 | 2003-08-22 | Applied Films Gmbh & Co Kg | プラズマインピーダンス調整デバイス |
| JP2014003051A (ja) * | 2012-06-15 | 2014-01-09 | Rohm Co Ltd | スイッチングデバイス |
-
1984
- 1984-09-28 JP JP59201761A patent/JPS6180858A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380572A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型たて型ｍｏｓ−ｆｅｔ |
| JPH01248564A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | パワートランジスタ |
| EP0656661A1 (en) * | 1993-11-12 | 1995-06-07 | Nippondenso Co., Ltd. | DMOSFET with a resistance for improving the reverse bias conduction |
| US5696396A (en) * | 1993-11-12 | 1997-12-09 | Nippondenso Co., Ltd. | Semiconductor device including vertical MOSFET structure with suppressed parasitic diode operation |
| EP0657947A1 (en) * | 1993-12-07 | 1995-06-14 | Nippondenso Co., Ltd. | Power converter |
| US5608616A (en) * | 1993-12-07 | 1997-03-04 | Nippondenso Co., Ltd. | Power converter |
| US5780953A (en) * | 1993-12-07 | 1998-07-14 | Nippondenso Co., Ltd. | Alternator |
| US5694311A (en) * | 1995-03-31 | 1997-12-02 | Nippondenso Co., Ltd. | Power supply system |
| EP0936677A1 (de) * | 1998-02-16 | 1999-08-18 | Asea Brown Boveri AG | Leistungshalbleiterbauelement mit einer isolierten Gateelektrode und Verfahren zu dessen Herstellung |
| JP2003234200A (ja) * | 2001-11-07 | 2003-08-22 | Applied Films Gmbh & Co Kg | プラズマインピーダンス調整デバイス |
| JP2014003051A (ja) * | 2012-06-15 | 2014-01-09 | Rohm Co Ltd | スイッチングデバイス |
| US9866143B2 (en) | 2012-06-15 | 2018-01-09 | Rohm Co., Ltd. | Switching device |
| US10630199B2 (en) | 2012-06-15 | 2020-04-21 | Rohm Co., Ltd. | Switching device |
| US11005387B2 (en) | 2012-06-15 | 2021-05-11 | Rohm Co., Ltd. | Switching device |
| US11509240B2 (en) | 2012-06-15 | 2022-11-22 | Rohm Co., Ltd. | Switching device |
| US11784580B2 (en) | 2012-06-15 | 2023-10-10 | Rohm Co., Ltd. | Switching device |
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