JPS6169165A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS6169165A JPS6169165A JP59191136A JP19113684A JPS6169165A JP S6169165 A JPS6169165 A JP S6169165A JP 59191136 A JP59191136 A JP 59191136A JP 19113684 A JP19113684 A JP 19113684A JP S6169165 A JPS6169165 A JP S6169165A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、相補型半導体装置及びその製造方法に関する
。
。
従来、相補型半導体装置例えば相補型（Ｃ） ＭＯＳイ
ンバータとしては、第２図に示す如＜、Ｎ塁（１００）
シリコン基板１にＰ型ウェル領域２を設け、前記基板１
のＰｇウェル領域２外にＰチャネルトランジスタＴ、を
、かつＰ型ウェル領域２内にＮチャネルトランジスタＴ
Ｎを設けた構造のものが知られている。以下に、このイ
ンバータの製造手順について説明する。
ンバータとしては、第２図に示す如＜、Ｎ塁（１００）
シリコン基板１にＰ型ウェル領域２を設け、前記基板１
のＰｇウェル領域２外にＰチャネルトランジスタＴ、を
、かつＰ型ウェル領域２内にＮチャネルトランジスタＴ
Ｎを設けた構造のものが知られている。以下に、このイ
ンバータの製造手順について説明する。
まず、前記基板ＩＫウェル領域２を形成した後、基板１
に厚い素子分離領域３を形成する。
に厚い素子分離領域３を形成する。
つづいて、前記基板ｌ、クエル領域２上に夫々り−）
絶縁膜４ ｔ 、４ ｍを介してポリシリコン等によ
るゲート電極Ｓ、、Ｓ、を形成する。次いで、ウェル領
域２上に７オトレソスト膜を選択的に塗布し、Ｐチャネ
ルトランジスタＴ、側のダート電極５１と上記フォトレ
ジスト膜をマスクとして基板ＪＫ例えばボロンをイオン
注入し、Ｐ＋盤のソース、ドレイン領域６，１を形成す
る。
絶縁膜４ ｔ 、４ ｍを介してポリシリコン等によ
るゲート電極Ｓ、、Ｓ、を形成する。次いで、ウェル領
域２上に７オトレソスト膜を選択的に塗布し、Ｐチャネ
ルトランジスタＴ、側のダート電極５１と上記フォトレ
ジスト膜をマスクとして基板ＪＫ例えばボロンをイオン
注入し、Ｐ＋盤のソース、ドレイン領域６，１を形成す
る。
同様に、ＰチャネルトランジスタＴ、１ＩＩＫ７オトレ
ノスト膜を塗布し、このフォトレノスト膜とダート電極
５３をマスクとして砒素またはリンをイオン注入し％Ｎ
”ｆｆｉのソース、ドレイン領域８．９を形成する。そ
の後、更に層間絶縁膜１０を被着し、コンタクトホール
１１・・・を開口して配線層１２・・・を被着する。こ
れにより、基板１にＰチャネルトランジスタＴ、を有し
、フェル領域２にＮチャネルトランジスタＴＮを有した
ＣＭＯＳイと ンパータが製造される。なお、
このＣＭＯＳインバータの各ソース、ドレイン領域６〜
９は １０１９〜１０ 鋸 の略均−な不純物濃度を有
している。
ノスト膜を塗布し、このフォトレノスト膜とダート電極
５３をマスクとして砒素またはリンをイオン注入し％Ｎ
”ｆｆｉのソース、ドレイン領域８．９を形成する。そ
の後、更に層間絶縁膜１０を被着し、コンタクトホール
１１・・・を開口して配線層１２・・・を被着する。こ
れにより、基板１にＰチャネルトランジスタＴ、を有し
、フェル領域２にＮチャネルトランジスタＴＮを有した
ＣＭＯＳイと ンパータが製造される。なお、
このＣＭＯＳインバータの各ソース、ドレイン領域６〜
９は １０１９〜１０ 鋸 の略均−な不純物濃度を有
している。
しかるに、第２図のＣＭＯＳインバータでは、Ｎチャネ
ルトランジスタ、Ｐチャネルトランジスタ共に、同じシ
リコン基板１に形成する。しかしながら、反転層内の易
動度は基板方位によシ異なる（Ｍｏｂｉｌｉｔｙ Ａｎ
Ｌｓｏｔｒｏｐｙ ｏｆ Ｅｌｅｃｔｒｏｎｓｉｎ Ｉ
ｎｖｅｒｓｉｏｎ Ｌａｙｖｒｓ ｏｎ ０ｘｉｄｉｚ
＠ｄ ５ｉｌｉｃｏｎ８ｕｒｆａａ＠ｓ ： Ｔ、 ５
ａｔｏ ＠ｔａｌ ； Ｐｈｙｓ、 Ｒｅｖ、 Ｂ ｖ
ｏｌ ４Ｎｏ６ ｐｐ１９５０ ｔｏ １９６０．１９
７１等参照ン。従って、従来技術で示した（ｉｏｏ）基
板では、エレクトロン易動度は大きいものの、ホール易
動度は最大値の約Ａとなシ、Ｐチャネルトランジスタの
コンダクタンス・電流駆動能力は低下する。また、通常
はこれをカバーする為にＰチャネルトランジスタを大き
くするが、この場合集積度の劣化を招く。
ルトランジスタ、Ｐチャネルトランジスタ共に、同じシ
リコン基板１に形成する。しかしながら、反転層内の易
動度は基板方位によシ異なる（Ｍｏｂｉｌｉｔｙ Ａｎ
Ｌｓｏｔｒｏｐｙ ｏｆ Ｅｌｅｃｔｒｏｎｓｉｎ Ｉ
ｎｖｅｒｓｉｏｎ Ｌａｙｖｒｓ ｏｎ ０ｘｉｄｉｚ
＠ｄ ５ｉｌｉｃｏｎ８ｕｒｆａａ＠ｓ ： Ｔ、 ５
ａｔｏ ＠ｔａｌ ； Ｐｈｙｓ、 Ｒｅｖ、 Ｂ ｖ
ｏｌ ４Ｎｏ６ ｐｐ１９５０ ｔｏ １９６０．１９
７１等参照ン。従って、従来技術で示した（ｉｏｏ）基
板では、エレクトロン易動度は大きいものの、ホール易
動度は最大値の約Ａとなシ、Ｐチャネルトランジスタの
コンダクタンス・電流駆動能力は低下する。また、通常
はこれをカバーする為にＰチャネルトランジスタを大き
くするが、この場合集積度の劣化を招く。
本発明は上記事情に鑑みてなされたもので、Ｐチャネル
トランジスタ、Ｎチャネルトランジスタのチャネル領域
を夫々同一半導体基板の異種の面に形成することにより
、エレクトロン。
トランジスタ、Ｎチャネルトランジスタのチャネル領域
を夫々同一半導体基板の異種の面に形成することにより
、エレクトロン。
ホール易動度を大きくできるとともに、集積度の劣化を
阻止し得る相補型半導体装置及びその製造方法を提供す
ることを目的とする。
阻止し得る相補型半導体装置及びその製造方法を提供す
ることを目的とする。
本願ａｌｌの発明は、半導体基板の異種の面に夫々互い
に逆導電型チャネルの電界効果トランジスタのチャネル
領域を設けることによって、上記目的の達成を図ったこ
とを骨子とする。
に逆導電型チャネルの電界効果トランジスタのチャネル
領域を設けることによって、上記目的の達成を図ったこ
とを骨子とする。
本願第２の発明は、半導体基板の第１の主面を工、テン
グすることによシ第２の主面を形成した後、前記第１．
第２の主面に夫々互いに逆導電製チャネルの電界効果盤
トランジスタのチャネル領域を形成することにより、本
Ｍｇｌの発明と同様な効果を得るこ左を図ったことを骨
子とする。
グすることによシ第２の主面を形成した後、前記第１．
第２の主面に夫々互いに逆導電製チャネルの電界効果盤
トランジスタのチャネル領域を形成することにより、本
Ｍｇｌの発明と同様な効果を得るこ左を図ったことを骨
子とする。
以下、本発明の一実施例を第１図（＆）〜（Ｑを参照し
て説明する。
て説明する。
まず、例えばＮｆｉの（１０Ｇ、）シリコン基板２１の
第１の主面２２に周知の技術によ）Ｐ型のウェル２３を
形成した。つづいて、写真蝕刻（ＰＥＰ）法を用い、Ｐ
チャネル素子領域に対応する基板部分く第２の主面とし
てのＳｔ膜段差１１Ｇ）面２４を形成した後、基板２１
．ウェル２３上に素子分離領域２５を形成した（第１図
（荀図示）。次いで、前記基板２ノ、ウェル２３に夫々
ダート絶縁膜２６＊、；１６ｂを形成した後、基板２１
の表面にイオン注入等によ！ＤＰ”証のソース、ドレイ
ン領域２７．２８を選択的に形成した（第１図（ｂ）図
示）。しかる後、ＰＥＰ法にょ９Ｐチャネル側、Ｎチャ
ネル側に夫々多結晶シリコンからなるダート電極２９ｍ
、２９ｂを形成した。
第１の主面２２に周知の技術によ）Ｐ型のウェル２３を
形成した。つづいて、写真蝕刻（ＰＥＰ）法を用い、Ｐ
チャネル素子領域に対応する基板部分く第２の主面とし
てのＳｔ膜段差１１Ｇ）面２４を形成した後、基板２１
．ウェル２３上に素子分離領域２５を形成した（第１図
（荀図示）。次いで、前記基板２ノ、ウェル２３に夫々
ダート絶縁膜２６＊、；１６ｂを形成した後、基板２１
の表面にイオン注入等によ！ＤＰ”証のソース、ドレイ
ン領域２７．２８を選択的に形成した（第１図（ｂ）図
示）。しかる後、ＰＥＰ法にょ９Ｐチャネル側、Ｎチャ
ネル側に夫々多結晶シリコンからなるダート電極２９ｍ
、２９ｂを形成した。
更に、ダート電極２９ｂ等をマスクとすることによシ、
ウェル２３に選択的ＫＮＩＩ不純物を導入してＮ＋ ｇ
のソース、ドレイン領域ｓｏ＊ｓノを形成した（第１図
（Ｃ）図示ン。その後、層間絶縁膜３２を被着し、これ
にコンタクトホール３３・・・を開口して配１ｓ３４・
・・を形成した。これＫよシ、第１の主面となるウェル
２３表面にＮチャネル領域を有したＮチャネルトランジ
スタＴＮと、第２の主面としての８１段差（１１０）面
２４にＰチャネル領域を有し九Ｐチャネルトランジスタ
Ｔ、からなるＣＭＯＳインバータが製造された（第１図
（ｄ）図示）。なお、このＣＭＯＳインバータの各ソー
ス、ドレイン領域は、１０〜１０１０２Ｏ’ の略均
−の不純物濃度を有している。
ウェル２３に選択的ＫＮＩＩ不純物を導入してＮ＋ ｇ
のソース、ドレイン領域ｓｏ＊ｓノを形成した（第１図
（Ｃ）図示ン。その後、層間絶縁膜３２を被着し、これ
にコンタクトホール３３・・・を開口して配１ｓ３４・
・・を形成した。これＫよシ、第１の主面となるウェル
２３表面にＮチャネル領域を有したＮチャネルトランジ
スタＴＮと、第２の主面としての８１段差（１１０）面
２４にＰチャネル領域を有し九Ｐチャネルトランジスタ
Ｔ、からなるＣＭＯＳインバータが製造された（第１図
（ｄ）図示）。なお、このＣＭＯＳインバータの各ソー
ス、ドレイン領域は、１０〜１０１０２Ｏ’ の略均
−の不純物濃度を有している。
本発明に係るＣＭＯＳインバータは、（１００）面とな
るウェル２３表面ＫＮチャネルトランジスタＴＮのＮチ
ャネル領域を設け、エツチングした８１段差（１１０）
面２４にＰチャネルトランジスタのＰチャネル領域を設
けた構造になっている。
るウェル２３表面ＫＮチャネルトランジスタＴＮのＮチ
ャネル領域を設け、エツチングした８１段差（１１０）
面２４にＰチャネルトランジスタのＰチャネル領域を設
けた構造になっている。
しかして、本発明に係るＣＭＯＳインバータによれば、
上記構造をとることによシ、エレクトロン易動度、ホー
ル易動度ともに従来と比べ大きくすることができる。事
実、従来、（１０Ｇ）シ、・ リ″２基板面にＮチ
ャネ“トラ′ジスタ・Ｐチャネルトランジスタの両者を
形成したときのエレクトロン易、動度、ホール易動度が
夫々約４００ｉ／Ｖ−旗、約１００ｃｄ／Ｖ−就であっ
た。これに対し、本発明の場合、エレクトロン易動度は
従来と同じであったが、ホール易動度は約２００−／Ｖ
一式と２倍になっ九。これにより、本発明によれば、Ｐ
チャネルトランジスタの性能を向上できることが明らか
である。また、従来のＣＭＯＳインバータと本発明のそ
れとを比較したところ、素子面積は従来の約２／３ に
小さくでき、高密度化に有利であっ−た。
上記構造をとることによシ、エレクトロン易動度、ホー
ル易動度ともに従来と比べ大きくすることができる。事
実、従来、（１０Ｇ）シ、・ リ″２基板面にＮチ
ャネ“トラ′ジスタ・Ｐチャネルトランジスタの両者を
形成したときのエレクトロン易、動度、ホール易動度が
夫々約４００ｉ／Ｖ−旗、約１００ｃｄ／Ｖ−就であっ
た。これに対し、本発明の場合、エレクトロン易動度は
従来と同じであったが、ホール易動度は約２００−／Ｖ
一式と２倍になっ九。これにより、本発明によれば、Ｐ
チャネルトランジスタの性能を向上できることが明らか
である。また、従来のＣＭＯＳインバータと本発明のそ
れとを比較したところ、素子面積は従来の約２／３ に
小さくでき、高密度化に有利であっ−た。
本発明方法によれば、基板２１の表面にウェル２３を形
成し、更に基板２１をエツチングして８１段差（１１０
）面２４を形成した後、Ｓ１段差（１１Ｇ）面２４にＰ
チャネルトランジスタＴ、のＰチャネル領域を、かつ（
１００）面となるウェル２３にＮチャネルトランジスタ
ＴＮのＮチャネル領域を形成するため、前述と同様、Ｐ
チャネルトランジスタの性能の向上とともに高密度化を
達成できるものである。
成し、更に基板２１をエツチングして８１段差（１１０
）面２４を形成した後、Ｓ１段差（１１Ｇ）面２４にＰ
チャネルトランジスタＴ、のＰチャネル領域を、かつ（
１００）面となるウェル２３にＮチャネルトランジスタ
ＴＮのＮチャネル領域を形成するため、前述と同様、Ｐ
チャネルトランジスタの性能の向上とともに高密度化を
達成できるものである。
なお、上記実施例では、ダート電極の材料として多結晶
シリコンを用いたが、これに限らず、例えばＭｏ５１等
のシリサイド化合物を用いてもよい。
シリコンを用いたが、これに限らず、例えばＭｏ５１等
のシリサイド化合物を用いてもよい。
また、上記実施例では、第１の主面が（１００）でかつ
第２の主面が（１１０）の場合について述べたが、これ
に限らない。例えば、第１の主面、第２の主面が夫々（
１００）・（１１１）、（１０Ｇ）＠（１１０）。
第２の主面が（１１０）の場合について述べたが、これ
に限らない。例えば、第１の主面、第２の主面が夫々（
１００）・（１１１）、（１０Ｇ）＠（１１０）。
（１１１）・（１００）、（１１０）・（１０りの組合
せ、あるいは等側面例えば（１００）に対しては（００
１） 、あるいは近傍面例えば（１００）に対しては（
８１１）”でもよい。
せ、あるいは等側面例えば（１００）に対しては（００
１） 、あるいは近傍面例えば（１００）に対しては（
８１１）”でもよい。
以上詳述した如く本発明によれば、エレクトロン易動度
、ホール易動度を大きくできるとともに、集積度を向上
し得る相補製半導体装置及びその製造方法を提供できる
。
、ホール易動度を大きくできるとともに、集積度を向上
し得る相補製半導体装置及びその製造方法を提供できる
。
第１図（ａ）〜（ｄ）は本発明の一実施例に係るα塁イ
ンバータの製造方法を工程順に示す断面図、第２図は従
来のＣＭＯＳインバータの断面である。 ２ノ・・・シリコン基板、２３・會・ウェル、２４・・
書Ｓ１段差（１１Ｇ）面、２５・・・素子分離領域、２
６ａ・２６ｂ・・・ダート絶縁膜、２７．３０・・癩ソ
ース領域、ｘｓ、ｓｉ−ドレイン領域、２９ｍ、２１ｂ
・−１’−）電極、３２・・・層間絶縁膜、３３−・・
コンタクトホール、３４・・・配線。
ンバータの製造方法を工程順に示す断面図、第２図は従
来のＣＭＯＳインバータの断面である。 ２ノ・・・シリコン基板、２３・會・ウェル、２４・・
書Ｓ１段差（１１Ｇ）面、２５・・・素子分離領域、２
６ａ・２６ｂ・・・ダート絶縁膜、２７．３０・・癩ソ
ース領域、ｘｓ、ｓｉ−ドレイン領域、２９ｍ、２１ｂ
・−１’−）電極、３２・・・層間絶縁膜、３３−・・
コンタクトホール、３４・・・配線。
Claims (4)
- （１）半導体基板の第１の主面にチャネル領域を有した
第１導電型チャネルの電界効果トランジスタと、前記基
板の第２の主面にチャネル領域を有した第１導電型チャ
ネルの電界効果トランジスタとを具備することを特徴と
する相補型半導体装置。 - （２）第１の主面と第２の主面のなす角度が、４５〜９
０度であることを特徴とする特許請求の範囲第１項記載
の相補型半導体装置。 - （３）第１の主面と第２の主面が、夫々（１００）・（
１１１）、（１００）・（１１０）、（１１１）・（１
００）、（１１０）・（１００）の組合せ、もしくは等
価面、もしくはその近傍面であることを特徴とする特許
請求の範囲第１項記載の相補型半導体装置。 - （４）半導体基板の第１の主面を選択的にエッチングし
て第２の主面を形成した後、第１、第２の主面に夫々チ
ャネル領域を有した第１導電型チャネル、第２導電型チ
ャネルの電界効果トランジスタを形成することを特徴と
する相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191136A JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191136A JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169165A true JPS6169165A (ja) | 1986-04-09 |
Family
ID=16269479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191136A Pending JPS6169165A (ja) | 1984-09-12 | 1984-09-12 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670184A (en) * | 1983-11-15 | 1987-06-02 | Swedspan Ab | Suspension of ammonium carbonate and/or ammonium hydrogen carbonate of improved stability and its use |
| US4920397A (en) * | 1987-03-26 | 1990-04-24 | Nec Corporation | Structure of complementary field effect transistor |
| EP1455393A1 (en) * | 2001-12-13 | 2004-09-08 | Tadahiro Ohmi | Complementary mis device |
-
1984
- 1984-09-12 JP JP59191136A patent/JPS6169165A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670184A (en) * | 1983-11-15 | 1987-06-02 | Swedspan Ab | Suspension of ammonium carbonate and/or ammonium hydrogen carbonate of improved stability and its use |
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| EP1455393A4 (en) * | 2001-12-13 | 2006-01-25 | Tadahiro Ohmi | DEVICE SUPPLEMENTED |
| US7202534B2 (en) | 2001-12-13 | 2007-04-10 | Tadahiro Ohmi | Complementary MIS device |
| US7566936B2 (en) | 2001-12-13 | 2009-07-28 | Tokyo Electron Limited | Complementary MIS device |
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