JPS6155943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6155943A JPS6155943A JP17744084A JP17744084A JPS6155943A JP S6155943 A JPS6155943 A JP S6155943A JP 17744084 A JP17744084 A JP 17744084A JP 17744084 A JP17744084 A JP 17744084A JP S6155943 A JPS6155943 A JP S6155943A
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- JP
- Japan
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- insulating film
- resist
- levelling
- polycrystalline silicon
- film
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係シ、！侍に配線層
上の絶縁膜の平担化に関する。
上の絶縁膜の平担化に関する。
多層配線を行うためくは、絶縁膜の平担化は必須の技術
である。平担化手法としては、バイアススパッタリング
やポリイミド等の粘性を利用した手法がある。バイアス
スパッタリングはスバ、り付着とスパッタエツチングの
岨み合わせによって、凹部での再付着が平担部よ）大き
いことを利用して凹部をうめる。しかし凸部に関しては
、外への見込角は、平担部と違わないため微視的には角
はとれるが、巨視的には、平担化は達成されない。
である。平担化手法としては、バイアススパッタリング
やポリイミド等の粘性を利用した手法がある。バイアス
スパッタリングはスバ、り付着とスパッタエツチングの
岨み合わせによって、凹部での再付着が平担部よ）大き
いことを利用して凹部をうめる。しかし凸部に関しては
、外への見込角は、平担部と違わないため微視的には角
はとれるが、巨視的には、平担化は達成されない。
また、粘性を利用した平担化手法でも凸に対しては、バ
イアススパッタの時と同様忙角の部分は。
イアススパッタの時と同様忙角の部分は。
なくなるが、巨視的には平担部ならない。
このように急峻な角をおとすことによシ段切れはなくな
るが、マスク合せの時の焦点深度と関連した平担化の目
的には、不十分でちる。
るが、マスク合せの時の焦点深度と関連した平担化の目
的には、不十分でちる。
この発明は１通常の平担化技術では、平担化しくくい凸
起状の表面または巾のひろい凹状の表面を平担化するこ
とによりて半導体素子の微細素子形成を容易１ｃｔ、、
ｔｆｃ信頼性を向上する半導体装置の製造方法を提供す
るものである。
起状の表面または巾のひろい凹状の表面を平担化するこ
とによりて半導体素子の微細素子形成を容易１ｃｔ、、
ｔｆｃ信頼性を向上する半導体装置の製造方法を提供す
るものである。
本発明は、絶縁膜形成と一枚の余分のマスクを用いて絶
縁膜のエツチングプロセスと通常の平担化技術を用いる
ことにポイントがある。即ち、一枚の余分のマスクを用
いることによって、凸起または、巾のひろい凹のある絶
縁物表面を現在の平担化技術が得意としている巾のせま
い凹の形状の形Ｋかえた後、従来技術の平担化技術１例
えばバイアススパッタ等を用いて平担化を行うものであ
る。
縁膜のエツチングプロセスと通常の平担化技術を用いる
ことにポイントがある。即ち、一枚の余分のマスクを用
いることによって、凸起または、巾のひろい凹のある絶
縁物表面を現在の平担化技術が得意としている巾のせま
い凹の形状の形Ｋかえた後、従来技術の平担化技術１例
えばバイアススパッタ等を用いて平担化を行うものであ
る。
このような技術によって、どのような表面形状の平担化
も可能になシ、素子設計の余裕度もうまれる。また溝を
例にとると巾がひろいと平担化する九めに大きな膜厚を
つけなければならないが、本発明を適用するととくよっ
て適度な膜厚形成によって平担化が可能となる。
も可能になシ、素子設計の余裕度もうまれる。また溝を
例にとると巾がひろいと平担化する九めに大きな膜厚を
つけなければならないが、本発明を適用するととくよっ
て適度な膜厚形成によって平担化が可能となる。
このように平担化することによってレジスト除去での段
差によるパタン異常、多結晶シリコン氏のアニール等の
段差（帰因する問題を避けることができる。
差によるパタン異常、多結晶シリコン氏のアニール等の
段差（帰因する問題を避けることができる。
以下実施例に従って１本発明の詳細な説明する。
（実施例１）
第１図（ａ）に凸の段差を持つ基板の例を示す。ここで
１は半導体基板、２は絶縁膜、３は多結晶シリコン配線
でおる。この膜厚を仮に３ｏｏｏＸとしておく。これＫ
ＬＰＣＶＤ等によりて段差と同程度の膜厚ａｏｏｏｉ
の絶縁膜４を形成する（第１図（ｂ））。
１は半導体基板、２は絶縁膜、３は多結晶シリコン配線
でおる。この膜厚を仮に３ｏｏｏＸとしておく。これＫ
ＬＰＣＶＤ等によりて段差と同程度の膜厚ａｏｏｏｉ
の絶縁膜４を形成する（第１図（ｂ））。
次いで段差部より少し大きめの巾を残して、レジスト１
！Ｘ５を形成する（第１図（Ｃ））。続いてレジストの
ない部分をエツチングによって除去する。この工、チン
グは、湿式であれば、 ＮＨ４Ｆ系統のエツチング液を
用いればよい、またパタンか小さい場合には、反応性イ
オンエッチを用いることも可能である。このようなエツ
チングをしたのち、レジスト除去したものを第１図＠）
に示す。ここで、先にあった多結晶シリコン３と、絶縁
膜４が１１１１６を介して並んでいる形状になっている
０次いで、絶縁膜のバイアススパッタ法によって、絶縁
膜７を形成することによって、完全な平担化が達成され
る（第１図（ｅ） ） 。
！Ｘ５を形成する（第１図（Ｃ））。続いてレジストの
ない部分をエツチングによって除去する。この工、チン
グは、湿式であれば、 ＮＨ４Ｆ系統のエツチング液を
用いればよい、またパタンか小さい場合には、反応性イ
オンエッチを用いることも可能である。このようなエツ
チングをしたのち、レジスト除去したものを第１図＠）
に示す。ここで、先にあった多結晶シリコン３と、絶縁
膜４が１１１１６を介して並んでいる形状になっている
０次いで、絶縁膜のバイアススパッタ法によって、絶縁
膜７を形成することによって、完全な平担化が達成され
る（第１図（ｅ） ） 。
（実施例２）
前に述べたように、凹の段差であってもその巾がひろい
場合くは、平担化が困難である。しかしこのような場合
も本発明を適用することによシ有効な平担化が出来る。
場合くは、平担化が困難である。しかしこのような場合
も本発明を適用することによシ有効な平担化が出来る。
第２図（ａ） Ｋ巾の広い凹の段差を持つ基板の例を示
す、１１は半導体基板、１２は絶縁膜である。この全面
に絶縁膜１３を形成する（第２図（ｂ） ’） 、続い
て１段差の凹部より少し小さい巾にレジスト１４を形成
する（第２図（Ｃ） ） 、続いてこのレジスト層をマ
スクにして絶縁膜のエツチングを行う、この後、レジス
ト除去した時の様子をに２図（ｄ） ＩＣ示す、１５に
示す細い溝を介して、絶縁膜１２．絶縁膜１３が存在す
る形になっている。ここで上記実施例１°で示したよう
にバイアススパッタを行うととくよる平担な構造を得る
ことができる。
す、１１は半導体基板、１２は絶縁膜である。この全面
に絶縁膜１３を形成する（第２図（ｂ） ’） 、続い
て１段差の凹部より少し小さい巾にレジスト１４を形成
する（第２図（Ｃ） ） 、続いてこのレジスト層をマ
スクにして絶縁膜のエツチングを行う、この後、レジス
ト除去した時の様子をに２図（ｄ） ＩＣ示す、１５に
示す細い溝を介して、絶縁膜１２．絶縁膜１３が存在す
る形になっている。ここで上記実施例１°で示したよう
にバイアススパッタを行うととくよる平担な構造を得る
ことができる。
上の２つの実施例で示した様に本発明は基板表面形状を
通常のバイアススパッタで埋め込み易いような形になお
すことＫよって達成している。エツチング後く形成され
る溝の巾は１〜２μ世が適当と考えられる。技術的く困
難さが小いときは１μｍ以下が望ましい、これは平担化
のためのバイアススパッタ時間の節約にもつながる。
通常のバイアススパッタで埋め込み易いような形になお
すことＫよって達成している。エツチング後く形成され
る溝の巾は１〜２μ世が適当と考えられる。技術的く困
難さが小いときは１μｍ以下が望ましい、これは平担化
のためのバイアススパッタ時間の節約にもつながる。
を九、上の実施例は、多結晶シリコンの段差。
及び絶縁膜中く形成された凹の段差を絶縁膜で埋め込む
ようＫしてらり念が、この組合せは、これに限ることは
ない、金属間ｔａをおおう絶縁膜上の段差の解消にも殆
ど発明要件をかえることなく適用することが出来る。
ようＫしてらり念が、この組合せは、これに限ることは
ない、金属間ｔａをおおう絶縁膜上の段差の解消にも殆
ど発明要件をかえることなく適用することが出来る。
ま九多結晶シリコン自身の平担化にもこの発明の主旨を
出ないでこの発明を適用することができることはいうま
でもない。
出ないでこの発明を適用することができることはいうま
でもない。
最後の平担化は、バイアススパッタで行うように説明し
たが、これもレジストの粘性を使りたもの、スピンオン
シリカ等の従来技術のいずれもが適用可能でおる。
たが、これもレジストの粘性を使りたもの、スピンオン
シリカ等の従来技術のいずれもが適用可能でおる。
第１図及び第２図は本発明の各実施例の製造工程を示す
断面図でちる。 １・・・半導体基板、 ２・・・絶ｔ＆膜。 ３・・・多結晶シリコン膜、 ４・・・絶縁膜。 ５・・・レジスト、 ６・・・溝。 ７・・・絶縁膜、 １１・・・半導体基板。 １２・・・絶縁膜、１３・・・絶縁膜。 １４・・・レジスト、１５・・・溝、 １６・・・絶縁膜。 代理人 弁理士 則近憲佑 （ほか１名）第１図
断面図でちる。 １・・・半導体基板、 ２・・・絶ｔ＆膜。 ３・・・多結晶シリコン膜、 ４・・・絶縁膜。 ５・・・レジスト、 ６・・・溝。 ７・・・絶縁膜、 １１・・・半導体基板。 １２・・・絶縁膜、１３・・・絶縁膜。 １４・・・レジスト、１５・・・溝、 １６・・・絶縁膜。 代理人 弁理士 則近憲佑 （ほか１名）第１図
Claims (1)
- 半導体装置の製造工程途中での基板表面を平担化するに
あたって、絶縁膜又は、半導体膜をその凹凸と同程度の
膜厚に形成したのち、その凹凸パタンと相関のあるレジ
ストパタンを形成し、続いて凸部をエッチング除去後、
バイアススパッタ、スピンオンシリカ、低融点ガラスの
リフロー等を用いたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17744084A JPS6155943A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17744084A JPS6155943A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155943A true JPS6155943A (ja) | 1986-03-20 |
Family
ID=16030980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17744084A Pending JPS6155943A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429730A (en) * | 1992-11-02 | 1995-07-04 | Kabushiki Kaisha Toshiba | Method of repairing defect of structure |
-
1984
- 1984-08-28 JP JP17744084A patent/JPS6155943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429730A (en) * | 1992-11-02 | 1995-07-04 | Kabushiki Kaisha Toshiba | Method of repairing defect of structure |
| US5639699A (en) * | 1992-11-02 | 1997-06-17 | Kabushiki Kaisha Toshiba | Focused ion beam deposition using TMCTS |
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