JPS6153753B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、複数個の処理装置とメモリ間のバス
制御に関するもので、特に、バスを時間で分割し
てデータ転送を行う方式に適用される高速データ
転送を可能にしてなるメモリバスデータ転送装置
に関するものである。 従来より、処理性能を向上させるため、第１図
に示すように複数個の処理装置（プロセツサ）１
１を設け、１つのメモリ１２を共有して、各処理
装置１１が独立に処理を実行できるようにしたい
わゆるマルチプロセツサ構成が採用されている。
マルチプロセツサ構成を採用した時、メモリ１２
と処理装置１１を接続するバス構成として種々の
方式が考案されているが、第１図に示すようにコ
ストの面で最適である一組のバス１３を時分割し
て共有するバス構成を採用するものが多い。この
方式を以後、時分割制御メモリバス方式と呼ぶ。 時分割制御メモリバス方式におけるバス占有の
代表的な一例を第２図を用いて説明する。バスは
クロツク２０で制御され、各処理装置１１から個
別にはられた要求２１がクロツクに同期して出力
されると選択回路２２で、バスの占有権の選択が
与えられる。第２図の例では、第１の処理装置Ｐ
１がまず選択権を得、次にＰ２，Ｐ１，Ｐ３の順
に選択権が移動し、いずれの処理装置から要求も
ないサイクルがあり、次にＰ２の処理装置が選択
権を獲得している模様が示されている。 上記方式でメモリバスを共有しようとすると、
メモリバス上には、各処理装置とメモリ間の情報
として、アドレス情報、データ情報の転送が必要
となり、複数の処理装置１１からの要求に応じら
れるだけのスループツトを確保できなくなり、一
方各情報によつて、信号線を独立に持たせるよう
にすることは、実装上の制限から困難となる。 本発明の目的は、各情報のデータ確定のタイミ
ングが、情報の性質によつて異なつていることに
注目して、時分割制御メモリバスのスループツト
を増大できるメモリバスデータ転送方法を提供す
るにある。 本発明の特徴は、メモリバス上を転送させる情
報の内、アドレス情報は、処理装置１１の特性か
ら、バス占有の要求が出力された時には確定して
いるのに対し、データ情報は、いく分遅れること
を用いて、転送可能な情報量を倍増させるように
したものである。即ち、マシンサイクルを、メモ
リバス上の転送するデータの種類に応じて時分割
し、その各時分割した対応タイミングの中で対応
種類データを転送せしめることとした。 以下で図を使用して本発明の一実施例を説明す
る。第３図は、メモリインターフエイス制御部の
ブロツク図を信号線を中心にして示したもので、
新たに３つの選択回路５０、タイミング制御部４
９が示されている。メモリバス上を転送される情
報は、前述記したように、メモリのアドレス情
報、メモリからの読み出しデータ情報、メモリへ
の書き込みデータ情報の３種類に分類される。 これらの内、アドレス情報は、メモリ１２への
要求が出力される前に、処理装置１１内の演算器
４１を用いて計算され、アドレスレジスタ４２に
セツトされている。このため、マシンサイクルの
最初からメモリバス１３上にオンバスすることが
可能である。一方、メモリからの読み出しデータ
は、マシンサイクルの最初から確定している必要
はなく、たとえば、処理装置１１内に高速緩衡記
憶であるキヤツシユメモリ４３を持つている場合
はマシンサイクルの最後までに、キヤツシユメモ
リ４３内に書き込み可能となるタイミングでデー
タが確定すればよい。他方、メモリへの書き込み
データについては、処理装置内のレジスタフアイ
ル４４から出力する時間が必要となり、マシンサ
イクルの最初からデータを確定させるためには、
書き込みデータ用バツフアを設けなければなら
ず、処理性能の低下をまねく。 以上述べたように、処理装置１１の性格から、
メモリバス１３上にオンバスできる条件は、アド
レス情報は、マシンサイクルの最初、メモリ読み
出しデータは、中間に、書き込みデータは、最後
の部分が適当であり、一方、エラー処理（パリテ
イエラーチエツク）を転送後に行うようにすれ
ば、メモリバス１３上のデータ転送自体には、１
マシンサイクルの時間を必要としない。このエラ
ー処理（パリテイエラーチエツク）とは、メモリ
の読み出しデータをチエツクするためのパリテイ
エラーチエツクではなく、メモリバス上のエラー
チエツクである。即ち、メモリバスは複数の
CPUで共用するため、バスの故障等によるバス
エラーが発生することはシステムのトータルな信
頼性に対し重大な影響をもたらす。そのため、バ
スにデータを転送する際、その送信側でパリテイ
を付加し、そのパリテイを受けとつた受信側でパ
リテイチエツクを行う必要がある。このパリテイ
チエツクは、書き込み時、読み出し時いずれで
も、アドレス及びデータについて行つている。即
ち、読み出し時に於いては、そのアドレスについ
てはパリテイをCPU側で付加しメモリ側でその
送信されてきたアドレスについてパリテイチエツ
クを行い、そのアドレスに従つて読み出されたデ
ータについてはメモリ側でパリテイを付加し、そ
のパリテイチエツクをCPU側で行う。書き込み
については、アドレス、書き込みデータの両者に
ついて、パリテイ付加は、CPU側、そのパリテ
イチエツクはメモリ側で行うようにしている。以
上の経過から明らかなように、マシンサイクルを
分割し、各分割されたタイミングで、それぞれ、
アドレス、読み出しデータの転送を行うようにす
ることが可能となる。 上記制御方式を採るため、タイミング制御部４
９からは、第４図のタイムチヤートで示されるタ
イミング１４（Ｔ０，Ｔ１，Ｔ２）が出力され
る。１マシンサイクルは、タイミングＴ０の立下
りから立下りまでで規定される。 各処理装置１１からは、アドレス情報転送要求
用の信号PiADDRREQ（ｉ＝１，２……）３
１，書き込み情報転送要求用信号PiWDREQ（ｉ
＝１，２……）３２が選択回路５０に出力され
る。一方、読み出し情報転送要求用信号
PiRDREQ（ｉ＝１，２……）３３は、メモリ１
２より出力される。 以後説明を簡単にするため、ｉ＝１，すなわち
第１番目の処理装置１１と、メモリ１２のデータ
転送制御について述べる。 まず第１に第４図を用いて、処理装置１１から
メモリ書き込み要求が発生した場合を説明する。
処理装置１１は、アドレス演算終了のマシンサイ
クルのタイミング２で、P1ADDRREQ３１を
選択回路５０に出力する。選択回路５０は、２
の間に、選択制御を終了し、次のタイミング０
において、アドレスレジスタ４２の出力を許可す
る信号６１、並びにメモリ内のアドレスバツフア
４６へのセツトを許可する信号６２を出力する。
この２つの信号によつて、処理装置１１内のアド
レス情報がメモリ１２に送出される。メモリ１２
内部では、転送されたアドレス情報の前述したエ
ラーチエツクを、次のタイミング１で実施し、
エラー時はその旨を処理装置１１にエラー信号線
７０を用いて知らせる。（図で破線で示す） 前記メモリ要求はメモリへの書き込み要求であ
るから、１でP1WDREQ信号３２が出力され、
選択回路５０からの信号６３により、タイミング
２で、メモリバス１３にレジスタフアイル４４
の内容がオンバスされる。一方メモリ側１２へは
選択回路５０からの信号６４により、タイミング
２の終了時に、メモリバス上のデータが、書き
込みデータバツフア４７にセツトされる。バツフ
アにセツトされたデータは、タイミングＴ０時に
エラーチエツクが行われ、エラー発生時にはその
旨を処理装置１１に送出する。（図で破線で示
す） 一方、前記メモリ要求がメモリからの読み出し
要求の場合は、図５に示すように制御される。処
理装置１１からのアドレス送出時に、メモリ１２
内部には、アドレス情報の他に、メモリ要求を行
なつた処理装置ナンバーがたくわえられる。メモ
リの読み出しが終了した時、メモリは選択回路５
０に対し、前記処理装置ナンバーを要求信号
PiRDREQ信号３３として、タイミング０で出
力する。選択回路５０は、要求信号PiRDREQ信
号３３より、０の終了時までに選択を行い、選
択信号６５により、タイミング１で、メモリバ
ス１３に、読み出し用データレジスタ４８からデ
ータが出力される。本データは、タイミング１
の終了時に処理装置１１内のキヤツシユメモリ４
３に書き込まれる。エラーのチエツクは、次のサ
イクルＴ２で実施され、エラー発生時は、エラー
信号７０が出力され、処理装置１１に割込が発生
し、エラー処理が実行される。 以上述べてきたことをまとめると、転送データ
が、アドレス情報、読み出しデータ、書き込みデ
ータによつて、第１表に示すようなタイミング
で、バスの選択、転送、エラーチエツクが実施さ
れる。

【表】 一つの転送についてみれば、１マシンサイクル
必要であるが、メモリバスを使用する転送のみに
ついて考察すると、1/3マシンサイクルしか使用
しておらず、メモリバスの転送スループツトが３
倍に向上していることが明らかである。 次に選択回路５０の制御方式について説明す
る。第６図は、処理装置の台数が４台の場合のア
ドレス要求信号線PiADDRREQ（ｉ＝１，２，
３，４）３１に対応した選択回路を示したもので
ある。各要求信号線３１に対し、優先選択を行
い、選択結果、並びに要求があつたことを示す信
号７１をレジスタ７２にタイミングＴ２の立上り
でセツトする。レジスタ７２は、セツトされた結
果をＴ０の終了時まで保持しておき選択結果は、
各処理装置への信号６１となつて送出され、本信
号が１の時、タイミングＴ０で、メモリバスへ要
求のあつた処理装置１１からのアドレス情報がオ
ンバスされる。一方、信号７１のレジスタ７２の
セツト結果は、信号６２となつてメモリ１２へ送
られ、メモリ１１２は本信号６２によつて、アド
レスバツフア４６へメモリバス１３上のデータを
セツトする。 選択回路５０は優先選択回路となつているた
め、同時に２つ以上の要求があつた場合は、処理
装置ナンバーの若い方の要求が先に選択される。 第６図は、アドレス要求に対応した選択回路で
あるが、書き込み要求に対する選択回路も、前記
したように、選択の動作タイミング、データ転送
のタイミングを1/3サイクルずらすだけで同一の
回路構成で実施できる。一方、読み出し要求に対
しては、データ転送の方向が、上記とは逆方向と
なり、送出側がメモリ１個、転送先が複数の処理
装置で、要求元が１ケ所であるため特に選択回路
は必要ではないが、回路構成を同一にして、論理
を簡単にするため、同じ選択回路５０を使用する
ことが可能である。 以上、本発明の一実施例によれば、従来の時分
割制御メモリバス方式の転送に比較して、データ
信号線を増加することなく、タイミング信号を含
む若干の制御信号線の増加で、更に３倍のスルー
プツトを達成することが可能となる。 本発明で扱う転送データの種類としては、アド
レス情報、メモリ書き込み情報、メモリ読み出し
情報の他に、メモリのエラー情報がある。例え
ば、エラーコレクテイングコード（error
correcting code）を用いたICメインメモリのシ
ングルビツトエラーを、CPUにとり込む時のエ
ラーを起したアドレス情報、データ情報がそれに
該当する。尚、実施例ではＴ０，Ｔ１，Ｔ２の３
分割方式による転送形式を採用しているが、２分
割方式の事例もありうる。例えば、最初にアドレ
スを送り、後半のサイクルで書き込み、読み出し
情報を送るやり方である。この事例は、キヤツシ
ユメモリが遅いため、CPUの入口にメモリ読み
出し用のバツフアレジスタ（メモリ）を設けてお
き、一度データをセツトしておき、次のマシンサ
イクルでキヤシユメモリに書き込むように制御す
る場合に該当している。 本発明によれば、１マシンサイクルの間に数回
メモリと処理装置間の情報転送が可能となり、メ
モリバスのスループツトを大幅に向上させること
ができる。

【図面の簡単な説明】

第１図はマルチプロセツサ構成を示した図、第
２図は、従来の時分割制御メモリバス方式におけ
るバス占有の代表的な一例を示した図、第３図は
本発明の一実施例のメモリインターフエイス制御
部のブロツク図を信号線を中心に示した図、第４
図はメモリ書き込み時のアドレス送出から書き込
みデータ転送までのタイムチヤートを示した図、
第５図は、メモリ読み出し時のアドレス送出から
読み出しデータを転送するまでのタイムチヤート
を示した図、第６図は、アドレス転送要求の選択
回路を示した図である。 １１…処理装置、１２…メモリ、１３…メモリ
バス、４９…タイミング制御部、５０…選択回
路。

Claims (1)

1. 【特許請求の範囲】 １ メモリと、複数のプロセツサと、共用の情報
   転送用メモリバスと、上記複数個の複数のプロセ
   ツサのそれぞれと上記メモリとの間のデータ転送
   時に、上記メモリバスを時分割で使用して複数個
   のプロセツサのそれぞれとメモリとの間のデータ
   転送を行わせる制御を行う制御手段と、より成る
   マルチプロセツサにおいて、 上記バス上を転送されるデータの種類に応じた
   選択回路を設け、各選択回路は、自己対応データ
   種類別にマシンサイクルを時分割し、この時分割
   のタイミングで自己対応する種類のデータをメモ
   リバスを介して転送せしめる手段を備えてなるマ
   ルチプロセツサのメモリバスデータ転送装置。 ２ メモリと、複数のプロセツサと、共用の情報
   転送用メモリバスと、上記複数個のプロセツサの
   プロセツサのそれぞれと上記メモリとの間のデー
   タ転送時に、上記メモリバスを時分割で使用して
   複数個のプロセツサのそれぞれとメモリとの間の
   データ転送を行わせる制御を行う制御手段と、よ
   り成るマルチプロセツサにおいて、 上記バス上を転送されるアドレス、読出しデー
   タ、書込みデータのそれぞれに対応する第１，第
   ２，第３の選択回路を設け、第１の選択回路はマ
   シンサイクルの第１時分割のタイミングでアドレ
   スをメモリバスを介して転送せしめる制御手段、
   第２の選択回路はマシンサイクルの第２時分割の
   タイミングで読出しデータをメモリバスを介して
   転送せしめる制御手段，第３の選択回路はマシン
   サイクルの第３時分割のタイミングで書込みデー
   タをメモリバスを介して転送せしめる制御手段、
   をそれぞれ備えてなるマルチプロセツサのメモリ
   バスデータ転送装置。