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JPS6133128U - リセツト回路 - Google Patents

リセツト回路

Info

Publication number
JPS6133128U
JPS6133128U JP11845384U JP11845384U JPS6133128U JP S6133128 U JPS6133128 U JP S6133128U JP 11845384 U JP11845384 U JP 11845384U JP 11845384 U JP11845384 U JP 11845384U JP S6133128 U JPS6133128 U JP S6133128U
Authority
JP
Japan
Prior art keywords
transistor
power supply
backup means
output electrode
reset circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP11845384U
Other languages
English (en)
Other versions
JPH0313784Y2 (ja
Inventor
宙一 高橋
Original Assignee
三洋電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三洋電機株式会社 filed Critical 三洋電機株式会社
Priority to JP11845384U priority Critical patent/JPS6133128U/ja
Publication of JPS6133128U publication Critical patent/JPS6133128U/ja
Application granted granted Critical
Publication of JPH0313784Y2 publication Critical patent/JPH0313784Y2/ja
Granted legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案のリセット回路を示す回路図、第２図は
従来のリセット回路を示す回路図である。 主な図番の説明、２・・・電源ライン、３・・・コンデ
ンサ、４，５・・・分圧抵抗、６・・・定電圧ダイオー
ド、１１ｂ・・・リセット端子、１２・・・制御部、１
４・・・第１のトランジスタ、１７・・・第２のトラン
ジスタ、１８．１９・・・ダイオード。

Claims (1)

    【実用新案登録請求の範囲】
  1. − 電源のオフ時に、制御部を動作させるバックアップ
    手段を具備した電子機器等のリセット回路において、電
    源ラインとアース間に、前記バックアップ手段に対して
    並列に直列接続された分圧抵抗及び第１のトランジスタ
    と、前記バックアップ手段の電圧を検出する電圧検出素
    子を介してその制御電極を前記分圧抵抗の分圧点に接続
    した第２のトランジスタと、前記電源ラインと前記第２
    のトしンジスタの一方の出力電極間に介挿され、前記バ
    ックアップ手段による電流の逆流を防止する第１の逆流
    防止素子、及び前記電源ライン上に設けられた第２の逆
    流防止素子とより成り、前記第１のトランジスタの制御
    電極を前記電源ラインと接続すると共に前記第１のトラ
    ンジスタの一方の出力電極と前記第２のトランジスタの
    他方の出力電極を接続し、かつ前記第１の逆流防止素子
    を介して前記第２のトランジスタの一方の出力電極と前
    記制御部のリセット端子を接続し、前記電源のオフ時に
    おける前記バックアップ手段の消費電流を極減したこと
    を特徴とするリセット回路。
JP11845384U 1984-07-31 1984-07-31 リセツト回路 Granted JPS6133128U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11845384U JPS6133128U (ja) 1984-07-31 1984-07-31 リセツト回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11845384U JPS6133128U (ja) 1984-07-31 1984-07-31 リセツト回路

Publications (2)

Publication Number Publication Date
JPS6133128U true JPS6133128U (ja) 1986-02-28
JPH0313784Y2 JPH0313784Y2 (ja) 1991-03-28

Family

ID=30677339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11845384U Granted JPS6133128U (ja) 1984-07-31 1984-07-31 リセツト回路

Country Status (1)

Country Link
JP (1) JPS6133128U (ja)

Also Published As

Publication number Publication date
JPH0313784Y2 (ja) 1991-03-28

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