JPS61296760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61296760A JPS61296760A JP60137720A JP13772085A JPS61296760A JP S61296760 A JPS61296760 A JP S61296760A JP 60137720 A JP60137720 A JP 60137720A JP 13772085 A JP13772085 A JP 13772085A JP S61296760 A JPS61296760 A JP S61296760A
- Authority
- JP
- Japan
- Prior art keywords
- diode
- junction
- semiconductor device
- schottky barrier
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関し、特に大規模集積回路（ＬＳ
Ｉ）に適した小面積かつ、大容量を提供できる半導体装
置に関する。
Ｉ）に適した小面積かつ、大容量を提供できる半導体装
置に関する。
従来の半導体装置とし°ては、特開昭５３−４３４８５
号において、第２図に示す回路構造の高速バイポーラメ
モリセルが提案されている。このメモリセルは、図示の
ように負荷抵抗Ｒ１，Ｒ２に並列にダイオードＤ１．
Ｄ２が形成され、かつ該ダイオードがキャパシタＣ工、
Ｃ□の代用をすることを特徴としている。このような構
成により、このメモリセルは次の点が改良されている。
号において、第２図に示す回路構造の高速バイポーラメ
モリセルが提案されている。このメモリセルは、図示の
ように負荷抵抗Ｒ１，Ｒ２に並列にダイオードＤ１．
Ｄ２が形成され、かつ該ダイオードがキャパシタＣ工、
Ｃ□の代用をすることを特徴としている。このような構
成により、このメモリセルは次の点が改良されている。
すなわち、１）高速のスイッチングが可能で、２）動作
余裕度が増大し、３）α線によるソフトエラーが防止で
きる点である。
余裕度が増大し、３）α線によるソフトエラーが防止で
きる点である。
これら３つの利点を生かすためには、キャパシタＣ１，
Ｃ，にはそれぞれ約５００ｆＦの静電容量が必要とされ
る。従来の半導体装置においては、この静電容量を得る
ために、上記のようにキャパシタの代用としてショット
キバリアダイオードの静電容量を用いている。一方、従
来の半導体装置におけるショットキバリアダイオードと
しては主として、白金シリサイド層とシリコンの界面を
用いている。しかし、このようなタイオードによつて得
られる静電容量は単位面積当り最大３．４ｆＦ／μ−程
度に過ぎないので、上記必要な静電容量を得るためには
ダイオードの面積は約１５０μイにもなり、メモリセル
の面積の約３０％を占めてしまう。このことは、バイポ
ーラメモリセルを高集積化するのに重大な障害となって
いる。
Ｃ，にはそれぞれ約５００ｆＦの静電容量が必要とされ
る。従来の半導体装置においては、この静電容量を得る
ために、上記のようにキャパシタの代用としてショット
キバリアダイオードの静電容量を用いている。一方、従
来の半導体装置におけるショットキバリアダイオードと
しては主として、白金シリサイド層とシリコンの界面を
用いている。しかし、このようなタイオードによつて得
られる静電容量は単位面積当り最大３．４ｆＦ／μ−程
度に過ぎないので、上記必要な静電容量を得るためには
ダイオードの面積は約１５０μイにもなり、メモリセル
の面積の約３０％を占めてしまう。このことは、バイポ
ーラメモリセルを高集積化するのに重大な障害となって
いる。
本発明は上記従来技術の欠点に鑑みてなされた〔発明の
概要〕 上記目的を達成するために本発明は、めショットキバリ
アダイオード形成領域のＳｉ基板中にＰ−Ｎ接合ダイオ
ードを形成することにより所要面積の減少と容量の増加
を可能とするものである。
概要〕 上記目的を達成するために本発明は、めショットキバリ
アダイオード形成領域のＳｉ基板中にＰ−Ｎ接合ダイオ
ードを形成することにより所要面積の減少と容量の増加
を可能とするものである。
以下、本発明の半導体装置を、実施例により詳細に説明
する。
する。
本発明は、第２図の回路図で示される半導体装置におい
て、ショットキバリアダイオードＤ１．Ｄ。
て、ショットキバリアダイオードＤ１．Ｄ。
に並列に形成する容量Ｃ□、Ｃ２として上記ショットキ
バリアダイオードの下側の領域に埋込まれたＰ−Ｎ接合
ダイオードの接合容量を用いることを特徴としている。
バリアダイオードの下側の領域に埋込まれたＰ−Ｎ接合
ダイオードの接合容量を用いることを特徴としている。
（実施例１）
第１図に本発明の１実施例におけるメモリセルのダイオ
ード部の断面図を示す。
ード部の断面図を示す。
第１図において記号１はＰ型シリコン基板、２は素子間
分離絶縁膜、３はＮ＋型埋込層、４はＰ＋型拡散領域、
５はショットキバリアダイオードの陰極となるＮ−型拡
散領域、６は白金シリサイド電極、７はパシベーション
膜、８は白金シリサイド電極６から取出されてコンタク
トホール部９でＰ＋拡散領域４と接合している陽極をそ
れぞれ示している。本実施例では、メモリセルの抵抗負
荷のスイッチングを行う、ショットキバリア接合ダイオ
ードは白金シリサイド６とＮ−拡散層５の間に形成され
、このショットキバリアダイオードと並列に形成される
容量としてはショットキバリアダイオード自身の接合容
量に加えて、Ｐ２拡散層４とｎ０埋込層３の間および、
Ｐ”拡散層４とＮ−拡散層５の間にＰ−Ｎ接合容量が形
成されている。
分離絶縁膜、３はＮ＋型埋込層、４はＰ＋型拡散領域、
５はショットキバリアダイオードの陰極となるＮ−型拡
散領域、６は白金シリサイド電極、７はパシベーション
膜、８は白金シリサイド電極６から取出されてコンタク
トホール部９でＰ＋拡散領域４と接合している陽極をそ
れぞれ示している。本実施例では、メモリセルの抵抗負
荷のスイッチングを行う、ショットキバリア接合ダイオ
ードは白金シリサイド６とＮ−拡散層５の間に形成され
、このショットキバリアダイオードと並列に形成される
容量としてはショットキバリアダイオード自身の接合容
量に加えて、Ｐ２拡散層４とｎ０埋込層３の間および、
Ｐ”拡散層４とＮ−拡散層５の間にＰ−Ｎ接合容量が形
成されている。
したがって、本実施例によって、ショットキバリアダイ
オードの下の領域に容量が埋込まれているため小面積の
ショットキバリアダイオードを用いてもメモリセル動作
に必要な容量を得ることができる。
オードの下の領域に容量が埋込まれているため小面積の
ショットキバリアダイオードを用いてもメモリセル動作
に必要な容量を得ることができる。
なお１本実施例において、ショットキバリア接合を白金
シリサイドとＮ−シリコンの接合を用いたが、特に小面
積のダイオードを形成するためには上記接合よりもショ
ットキ障壁の低いたとえばパラジウムシリサイドとＮ−
シリコンなどの接合を用いても良好な結果を得ることが
できる。
シリサイドとＮ−シリコンの接合を用いたが、特に小面
積のダイオードを形成するためには上記接合よりもショ
ットキ障壁の低いたとえばパラジウムシリサイドとＮ−
シリコンなどの接合を用いても良好な結果を得ることが
できる。
（実施例２）
次に、Ｐ−Ｎ接合を溝型に形成してさらに容量を大きく
してダイオード部の面積を縮小することができる半導体
装置を以下の実施例によって説明する。
してダイオード部の面積を縮小することができる半導体
装置を以下の実施例によって説明する。
第３図は本発明の第２の実施例を示す断面図である６
第３図において記号１・１はシリコ゛ン基板、１２は素
子間分離絶縁膜、１３はＮ＋埋込層、１４はショットキ
バリアダイオードの陰極となるＮ−型拡散層、１５はＰ
−Ｎ接合ダイオードの陽極となるＰ＋型拡散領域、１６
は白金シリサイド、１７はダイオードの取出し１電極を
それぞれ示している。ショットキ接合は白金シリサイド
層１６はＮ−型拡散層１４の間に形成され、ショットキ
バリアダイオードが構成される。一方白金シリサイド層
１６とＰ＋拡散層１５との間には不純物量を適当な値に
することによりオーミック接合を形成できる。また、Ｐ
＋拡散領域１５Ｎ−型拡散領域１４の間にＰ−Ｎ接合容
量が形成できる。したがって、本実施例によって、小面
積かつ高容量の半導体装置を実現できる。
子間分離絶縁膜、１３はＮ＋埋込層、１４はショットキ
バリアダイオードの陰極となるＮ−型拡散層、１５はＰ
−Ｎ接合ダイオードの陽極となるＰ＋型拡散領域、１６
は白金シリサイド、１７はダイオードの取出し１電極を
それぞれ示している。ショットキ接合は白金シリサイド
層１６はＮ−型拡散層１４の間に形成され、ショットキ
バリアダイオードが構成される。一方白金シリサイド層
１６とＰ＋拡散層１５との間には不純物量を適当な値に
することによりオーミック接合を形成できる。また、Ｐ
＋拡散領域１５Ｎ−型拡散領域１４の間にＰ−Ｎ接合容
量が形成できる。したがって、本実施例によって、小面
積かつ高容量の半導体装置を実現できる。
（実施例３）
次に、Ｐ−Ｎ接合ダイオードを溝型Ｎ−シリコン基板中
に埋込んで、ショットキ接合および、Ｐ−Ｎ接合の実効
面積を増加させて容量の大きい半導体装置を形成した場
合の本発明の実施例を以下に示す。
に埋込んで、ショットキ接合および、Ｐ−Ｎ接合の実効
面積を増加させて容量の大きい半導体装置を形成した場
合の本発明の実施例を以下に示す。
第４図は、本発明の第３の実施例を示す断面図である。
第４図において記号２１はシリコン基板、２２は素子間
分離絶縁膜、２３はｎ０埋込層、２４はたんざく状に形
成されているｎ０拡散層領域、２５もやはりたんざく状
に形成されているＰ＋拡散層領域、２６はショットキバ
リアダイオードの陰極となるｎ−拡散領域、２７は白金
シリサイド層、２８はダイオードの取出し電極である０
本実施例において、ショットキ接合ダイオードは白金シ
リサイド２７とｎ−拡散領域２７との間に形成されてい
る１本実施例においては、第２の実施例の半導体装置に
比ベショットキ接合ダイオードの面積が大きいので、シ
ョットキ接合による容量も大きくなっている８一方、シ
リコン基板中で互いにつながっているＰ０拡散領域２５
とｎ＋埋込層２３、ｎ”拡散領域２４、ｎ−拡散層２６
の間にそれぞれＰ−Ｎ接合が形成され大きな容量を実現
できた。
分離絶縁膜、２３はｎ０埋込層、２４はたんざく状に形
成されているｎ０拡散層領域、２５もやはりたんざく状
に形成されているＰ＋拡散層領域、２６はショットキバ
リアダイオードの陰極となるｎ−拡散領域、２７は白金
シリサイド層、２８はダイオードの取出し電極である０
本実施例において、ショットキ接合ダイオードは白金シ
リサイド２７とｎ−拡散領域２７との間に形成されてい
る１本実施例においては、第２の実施例の半導体装置に
比ベショットキ接合ダイオードの面積が大きいので、シ
ョットキ接合による容量も大きくなっている８一方、シ
リコン基板中で互いにつながっているＰ０拡散領域２５
とｎ＋埋込層２３、ｎ”拡散領域２４、ｎ−拡散層２６
の間にそれぞれＰ−Ｎ接合が形成され大きな容量を実現
できた。
上記のように、本発明によれば、ダイオード部と容量部
を小面積に形成できるので、高速バイポーラメモリの面
積縮少が可能になった。また、高速バイポーラメモリセ
ルのスイッチングダイオード及び容量を同一の素子形成
領域に形成できるので、従来よりも高集積化された高速
バイポーラメモリを形成できる。
を小面積に形成できるので、高速バイポーラメモリの面
積縮少が可能になった。また、高速バイポーラメモリセ
ルのスイッチングダイオード及び容量を同一の素子形成
領域に形成できるので、従来よりも高集積化された高速
バイポーラメモリを形成できる。
第１図は本発明の一実施例を示す断面図、第２図は高速
バイポーラメモリセルの一例を示す回路図、第３図およ
び第４図はそれぞれ本発明の異なる実施例を示す図であ
る。 １・・・Ｐ型シリコン基板、２・・・素子間分離絶縁膜
、３・・・Ｎ′″埋込層、４・・・Ｐ＋拡散層、５・・
・Ｎ−拡散層、６・・・白金シリサイド層、７・・・パ
シベーション膜、８・・・ダイオードの陽極、９・・・
コンタクトホール、１１・・・Ｐ型シリコン基板、１２
・・・素子間分離絶縁膜、１３・・・Ｎ０埋込層、１４
・・・Ｎ−埋込層、１５・・・Ｐ００埋込、１６・・・
白金シリサイド層−１７・・・ダイオード陽極の取出し
電極、１・・・Ｐ型シリコン基板、２・・・素子間分離
絶縁膜、３・・・Ｎ＋埋込層、４・・・Ｎ０拡散層、５
・・・Ｐ００拡散、６・・・Ｎ゛拡散層、７・・・白金
シリサイド層、８・・・ダイオ−トリ ジ；゛・ゾ 第 １゛ （２）
バイポーラメモリセルの一例を示す回路図、第３図およ
び第４図はそれぞれ本発明の異なる実施例を示す図であ
る。 １・・・Ｐ型シリコン基板、２・・・素子間分離絶縁膜
、３・・・Ｎ′″埋込層、４・・・Ｐ＋拡散層、５・・
・Ｎ−拡散層、６・・・白金シリサイド層、７・・・パ
シベーション膜、８・・・ダイオードの陽極、９・・・
コンタクトホール、１１・・・Ｐ型シリコン基板、１２
・・・素子間分離絶縁膜、１３・・・Ｎ０埋込層、１４
・・・Ｎ−埋込層、１５・・・Ｐ００埋込、１６・・・
白金シリサイド層−１７・・・ダイオード陽極の取出し
電極、１・・・Ｐ型シリコン基板、２・・・素子間分離
絶縁膜、３・・・Ｎ＋埋込層、４・・・Ｎ０拡散層、５
・・・Ｐ００拡散、６・・・Ｎ゛拡散層、７・・・白金
シリサイド層、８・・・ダイオ−トリ ジ；゛・ゾ 第 １゛ （２）
Claims (1)
- 【特許請求の範囲】 １、半導体基板内に形成されたＰ型領域とＮ形領域から
なるＰＮ接合と、上記Ｎ形領域の表面にシヨツトキ接合
された電極を少なくともそなえ、上記電極は上記Ｐ形領
域とオーミック接合している半導体装置。 ２、上記ＰＮ接合は上記半導体基板の主表面と実質的に
垂直に形成されている特許請求の範囲第１項記載の半導
体装置。 ３、上記ショットキ接合の面積は上記オーミック接合の
面積よりも大きい特許請求の範囲第１項もしくは第２項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137720A JPS61296760A (ja) | 1985-06-26 | 1985-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137720A JPS61296760A (ja) | 1985-06-26 | 1985-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296760A true JPS61296760A (ja) | 1986-12-27 |
Family
ID=15205249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137720A Pending JPS61296760A (ja) | 1985-06-26 | 1985-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296760A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069017A (ja) * | 2001-08-30 | 2003-03-07 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
| JP2008505487A (ja) * | 2004-06-30 | 2008-02-21 | フリースケール セミコンダクター インコーポレイテッド | ショットキー素子及びその形成方法 |
-
1985
- 1985-06-26 JP JP60137720A patent/JPS61296760A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069017A (ja) * | 2001-08-30 | 2003-03-07 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
| JP2008505487A (ja) * | 2004-06-30 | 2008-02-21 | フリースケール セミコンダクター インコーポレイテッド | ショットキー素子及びその形成方法 |
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