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JPS61292358A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents

Ｍｉｓ型電界効果トランジスタの製造方法

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Publication number
JPS61292358A
JPS61292358A JP60133831A JP13383185A JPS61292358A JP S61292358 A JPS61292358 A JP S61292358A JP 60133831 A JP60133831 A JP 60133831A JP 13383185 A JP13383185 A JP 13383185A JP S61292358 A JPS61292358 A JP S61292358A
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Japan
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channel
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region
impurity
implanted
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JP60133831A
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Takehide Shirato
猛英 白土
Yasumi Ema
泰示 江間
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to US06/875,534 priority patent/US4737471A/en
Priority to DE8686108257T priority patent/DE3662628D1/de
Priority to EP86108257A priority patent/EP0208935B1/en
Publication of JPS61292358A publication Critical patent/JPS61292358A/ja
Publication of JPH0345903B2 publication Critical patent/JPH0345903B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 チャネル・ストッパを形成する際の不純物のチャネル領
域への横方向拡散によって閾値電圧が顕著に上昇するよ
うな狭チャネル幅のＭＩＳ型電界効果トランジスタを形
成する際、チャネル・ストッパと反対導電型の不純物を
チャネル領域に注入することによって上記チャネル・ス
トッパからの横方向拡散不純物を補償し閾値電圧の上昇
を防止する方法。
〔産業上の利用分野〕
本発明はＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ
）の製造方法に係り、特にチャネル・ストッパからの不
純物の横方向拡散によって閾値電圧が顕著に上昇するよ
うな狭いチャネル幅を有する狭チャネルＭＩＳＦＥＴの
閾値電圧の上昇を防止する方法に関する。
ＬＳＩ等の極度に高集積化される半導体集積回路装置（
ＩＣ）においては、動作速度の向上を図るために、配設
されるＭＩＳＦＥＴのチャネル長がどんどん縮小されて
きている。
これと同時に、集積度を更に高め、且つ消費電力を低減
する目的を以て、電流容量を要しない回路においてはＭ
ＩＳＦＥＴのチャネル幅もどんどん狭められる傾向にあ
る。しかしチャネル幅が極度に狭められる狭チャネルＭ
ＩＳＦＥＴにおいてはチャネル・ストッパ用不純物の横
方向拡散による閾値電圧の上昇があるため、同一基板上
に通常のチャネル幅を有する広チャネルＭＩＳＦＥＴと
併設される場合閾値電圧に差を生じて、回路設計が困難
になる。そこで狭チャネルＭＩＳＦＥＴの閾値電圧の上
昇を防止する製造方法が要望されている。
〔従来の技術〕
従来から用いられている通常のチャネル幅を有するＭＩ
ＳＦＥＴの製造方法においては、閾値電圧の調節はチャ
ネル・ドーズのみによってなされていた。
チャネル・ドーズとは、チャネルを形成する基板面に基
板と同導電型若しくは逆導電型の不純物を所定濃度に導
入することによって、該チャネル形成領域の電子濃度或
いはアクセプタ濃度を所定の閾値電圧が得られる値に調
節する手段である。
このチャネル・ドーズはウェル状に深くなされる場合と
、チャネルが形成される表面部のみに浅くなされる場合
とがあるが、例えば相補型ＭＯ３（０ＭＯ３）ＩＣにお
イテは、ｎチャネ／Ｌ／ＭＯ３ＦＥＴ　（ｎＭＯ３ＦＥ
Ｔ）がウェル状の深いチャネル・ドーズによって、また
ｐチャネルＭＯ３ＦＥＴ　（ｐＭＯ３ＦＥＴ）が表面部
のみの浅いチャネル・ドーズによって、閾値電圧の制御
がなされる。
以下に従来の０ＭＯ３ＩＣの形成方法を第２図（ａ）乃
至（ｈ）に示す工程断面図を参照して説明する。
第２図（ａ）参照 例えばｎ−型シリコン（Ｓｉ）基板１上に薄い二酸化シ
リコン（ＳｉＯ□）膜２を形成し、該Ｓｉｎ、膜２上に
ｎＭＯ３ＦＥＴＭＩＳＦＥＴと９ＭＯｓＦＥＴ形成領域
３ｂ上を個々に覆う窒化シリコン（Ｓｉ３Ｎ＊）膜パタ
ーン４ａ及び４ｂを形成し、鎖線で示すレジスト・マス
クによってウェルを形成しない領域上を覆い、所定のチ
ャネル・ドーズ量に相当するｐ型不純物を前記マスクを
介し、且つＳｉ３Ｎ４膜パターン４ａ及びＳｉｎｇ膜２
を通して選択的にイオン注入した後、レジスト・マスク
を除去し、所定のアニール処理を施して所定の閾値電圧
が得られるような不純物濃度を有するｐ−型ウェル５を
形成する。
第２図（ｂｌ参照 次いでｎ−型基板ｌ領域上を覆う第１のレジスト膜パタ
ーン６ａを形成し、該レジスト膜パターン６ａとＳｉ３
Ｎ４膜パターン４ａをマスクにしＳｉｎ。
膜２を通してｐ−型ウェル５面に比較的高濃度の硼素（
Ｂ゛）をイオン注入する。（１ｏ７はＢ＋注入領域） 第２図（Ｃ１参照 次いでｐ−型ウェル５上を選択的に覆う第２のレジスト
膜パターン６ｂを形成し、該レジスト膜パターン６ｂと
５ｉＪａ膜パターン４ｂをマスクにしＳｉｎｇ膜２を通
してｎ−型基板１面に比較的高濃度の燐（Ｐ’　）　を
イオン注入する。（１０８はＰ９注入領域） 第２図（ｄ＋参照 次いで上記レジスト膜パターン６ｂを除去した後、Ｓｉ
３Ｎ、膜パターン４ａ及び４ｂをマスクにし選択酸化を
行って、素子間を分離するフィールド酸化膜９を形成す
る。
なおこの際Ｂ°注入領域１０７及びＰ゛注入領域１０８
は活性化再分布してフィールド酸化膜９の下部にｐ型チ
ャネル・ストッパ７及びｎ型チャネル・ストッパ８が形
成される。
第２図（ｅｌ参照 次いで上記５ｉＪ４膜パターン４ａ、４ｂ及びＳｉＯ！
膜２を除去した後、熱酸化によりトランジスタ形成領域
３ａ及び３ｂ上にゲート酸化膜１３を形成し、次いでＣ
ＶＤ工程及びフォトリソグラフィ工程を経てゲート電極
１４ａ及び１４ｂを形成する。
第２図（ｆ）参照 次いで９ＭＯｓＦＥＴ形成領域３ｂ上を第３のレジスト
膜パターン６ｃで覆いゲート電極１４ａ及びフィールド
酸化膜９をマスクにし、ゲート酸化膜１３を通して砒素
（Ａｓ“）を高濃度にイオン注入する。（１２１ａ、　
１２１ｂは高濃度Ａｓ”注入領域）第２図（ｇ）参照 次いでｎＭＯ３ＦＥＴＭＩＳＦＥＴ上を第４のレジスト
膜パターン６ｄで覆いゲート電極１４ｂ及びフィールド
酸化膜９をマスクにし、ゲート酸化膜１３を通してＢ゛
を高濃度にイオン注入する。
（１２２ａ　、　１２２ｂは高濃度Ｂ゛注入領域）そし
て更にゲート電極１４ｂを透過する高注入エネルギーを
与えてＢ゛を閾値電圧を所定の値に制御する所定濃度に
イオン注入し、チャネル形成領域に閾値制御用Ｂ゛注入
領域１２３を形成する。
但し上記の場合Ｂ゛注入領域１２３はｎ型濃度をやや低
下させた領域となる。
第２図（ｈｌ参照 次いで所定のアニール処理を施し上記高濃度Ａｓ゛注入
領域１２１ａ、１２１ｂ　、高濃度Ｂ°注入領域１２２
ａ。
１２２ｂ　、及び閾値制御用Ｂ゛注大領域１２３を活性
化して、ｎ゛型ソース領域２１ａ　、　ｎ”型ドレイン
領域２１ｂ　、　ｐ＋型ソース領域２２ａ、ｐ’型トド
レイン領域２２ｂびｎ−型チャネル・ドーズ領域２３を
形成する。
なお第３図は第２図（ｈｌと直角方向の断面即ちチャネ
ル幅方向の断面を示す従来構造の模式側断面図である。
各部は第２図ｆｂ）と同一符号でしめしである。
以上のように従来方法においては、チャネル・ドーズ（
ｐ型ウェル５及びｎ−型チャネル・ドーズ領域２３）の
みによって閾値電圧の制御がなされていた。
〔発明が解決しようとする問題点〕
しかし上記従来の方法だと該第３図に示すように、チャ
ネル・ストッパ７及び８の横方向への拡がりのために、
実質上のチャネル幅ｃｈ、、及びｃｈｐが所期の値ｃｈ
ｏより狭くなる。
そして前述したように集積度の向上、消費電力の低減等
のために、■Ｃ中に通常のチャネル幅のＭＯＳ　Ｆ　Ｅ
Ｔと併設されるチャネル幅が１．５μｍ以下程度の狭チ
ャネルＭＯＳ　Ｆ　ＥＴにおいては、通常０．８μｍ程
度の深さに形成されるチャネル・ストッパの上記深さに
相当する横方向の拡がりが第４図に同符号を用いて示す
模式側断面図のように、チャネル領域ｃｈＨを覆い、該
チャネル領域ｃｈ８の不純物濃度が所期の値より高くな
って閾値電圧が大幅に上昇し、同−ＬＳＩ基板上に配設
される通常の広いチャネル幅を有するＭＯＳ　Ｆ　ＥＴ
と上記狭チャネルＭＯ３ＦＥＴとの閾値電圧が大きく異
なってくるため、該ＬＳＩの回路設計が困難になり、且
つ製造歩留りも低下するという問題があった。
〔問題点を解決するための手段〕
第１図（ａｌ乃至（ｇ）は本発明の一実施例を示す工程
断面図である。
上記問題点は同図に示すように、閾値電圧制御用に注入
される第１の不純物（５）と、チャネル・ストッパ形成
の際に横方向に拡散してくる第２の不純物（７）と、該
第２の不純物（７）を補償する該第２の不純物と反対導
電型の第３の不純物（１２）とによって閾値電圧を制御
する工程を含む本発明によるＭＩＳ型電界効果トランジ
スタの製造方法によって解決される。
〔作　用〕
チャネル・ストッパを形成する際の不純物のチャネル領
域への横方向拡散によって閾値電圧が顕著に上昇するよ
うな狭チャネル幅のＭＩＳＦＥＴを形成する際、閾値電
圧調整用にドーズされる第１の不純物と、チャネル・ス
トッパ形成の際横方向拡散してくる第２の不純物と、該
第２の不純物を補償するために導入される該第２の不純
物と反対導電型の第３の不純物の総和によって閾値電圧
を所定の値に制御するものであり、これによって該狭チ
ャネルＭＩＳＦＥＴと広いチャネル幅を有する広チャネ
ルＭＩＳＦＥＴとの閾値電圧の差を減少せしめ、これら
ＭＩＳＦＥＴが併設されるＬＳＩ等の回路設計を容易に
し、且つ製造歩留りを向上させる。
〔実施例〕
・　　以下本発明をｐ−型ウェル上にｎ型狭チャネルＭ
Ｏ５ＦＥＴを有するＣＭＯ５Ｉ　Ｃを形成する際の実施
例について、第１図（ａｌ乃至（ｇ）に示すチャネル幅
方向の工程断面図を参照して具体的に説明する。
第１図（ａ）参照 本発明の方法によりｐ−型ウェル上にチャネル幅１．５
μｍ程度のｎ型狭チャネルＭＯ３ＦＥＴを有するＣＭＯ
ＳＩＣを形成するに際しては、前述した従来方法と同様
な方法により、比抵抗例えば１ａ国程度のｎ−型シリコ
ン基板１上に５００〜１０００人程度の薄い５程度２膜
２を形成し、該５ｉｆｔ膜２上に１０μｍ程度の通常の
チャネル幅を有するｎ型床チャネル領域　Ｓ　Ｆ　ＥＴ
形成領域３ａとｐ型床チャネル領域　Ｓ　Ｆ　ＥＴ形成
領域３ｂ及び１．５．ｃｒｍ程度の狭いチャネル幅を有
するｎ型狭チャネルＭＯ３ＦＥＴ形成領域３Ｃを個々に
覆う５ｉＪａ膜パターン４ａ、４ｂ及び４Ｃを形成する
。
そして鎖線で示すレジスト・マスクによってウェルを形
成しない領域上を覆い、チャネル・ドーズとして１　×
１０１３　、「２程度の硼素（Ｂ゛）を前記マスクの開
孔を介し、且つ５ｉＪａ膜パターン４ａ。
４ｃ及びＳｉＯ□膜２を通して選択的にイオン注入した
後、該レジスト・マスクを除去し、所定のアニール処理
を施して、所定の閾値電圧例えば０．６〜１．０■が得
られる深さ３μｍ程度のｐ−型ウェル５を形成する。
第１図（ｂ）参照 次いでｎ−型基板１領域上を第１のレジスト膜パターン
６ａで覆い、該レジスト膜パターン６ａと５ｉＪａ膜パ
ターン４ａ及び４Ｃをマスクにし、５ｉ０２膜２を通し
てｐ−型ウェル５面に硼素（Ｂ゛）を例えば５Ｘ１０”
ｃｍ−２程度のドーズ量でイオン注入する。（１０７は
Ｂ゛注入領域） 第１図（Ｃ）参照 次いでｐ−型ウェル５上を選択的に覆う第２のレジスト
膜パターン６ｂを形成し、該レジスト膜パターン６ｂと
５ｉＪ４膜パターン４ｂをマスクにし、ＳｉＯ□膜２を
通してｎ型基板１面に例えば３×ＩＱ”ａａ−”程度の
燐（Ｐ゛）をイオン注入する。（１０８はＰ゛注入領域
） 第１図（ｄ）参照 次いで上記レジスト膜パターン６ｂを除去した後、５ｉ
Ｊ４膜パターン４ａ、４ｂ及び４Ｃをマスクにして選択
酸化を行って素子間を分離するフィールド酸化膜９を形
成する。
なおこの際、Ｐ注入領域１０７及びＰ１注入領域１０Ｂ
は活性化再分布してフィールド酸化膜９の下部に、端部
が深さにほぼ等しい幅でＦＥＴ形成領域３ａ、３ｂ、３
ｃ内にそれぞれ拡がった深さ０．８μｍ程度のｎ型チャ
ネル・ストッパ７及びｎ型チャネル・ストッパ８が形成
される。
ここでｎ要訣チャネルＭＯＳ　Ｆ　ＥＴのチャネル領域
ｃｈ、は上記ｎ型チャネル・ストッパの深さに相当する
横方向の拡がりによって完全に覆われ、チャネル・スト
ッパとほぼ同程度のｐ型不純物濃度となる。従ってこの
侭だと該狭チャネルＭＯＳＦＥＴの閾値電圧は、広チャ
ネルＭＯ３ＦＥＴに対して大幅に上昇する結果になる。
第１図（ｅｌ参照 そこで本発明の方法においては、特に狭チャネルＭＯＳ
　Ｆ　ＥＴに対して上記チャネル・ストッパ用不純物の
横方向拡散によるチャネル領域の不純物濃度の上昇、即
ちここではｐ型不純物濃度の上昇を補償するために、該
狭チャネルＭＯ３ＦＥＴのチャネル領域に選択的にｎ型
不純物の導入を行う。
即ち上記基板上にｎ要訣チャネルＭＯＳ　Ｆ　ＥＴ形成
領域３Ｃ上に開孔ｌＯを存する補償注入用レジスト・マ
スク１１を形成し、上記開孔１０を介して該狭チャネル
ＭＯＳ　Ｆ　ＥＴ形成領域３Ｃに選択的に燐（Ｐ＋）を
１０”〜ＩＱＩ２０．−２程度のドーズ量でイオン注入
する。１２は補償用Ｐ゛注入領域を示す。
第１図（ｆ）参照 以後、従来同様の方法によって製造工程が進められる。
即ちＳｉ３Ｎ４膜パターン４ａ、４ｂ、４ｃ及び薄いＳ
ｔｏｗ膜２を除去し、熱酸化によりゲート酸化膜１３を
形成し、ＣＶＤ及びフォトリソグラフィ工程を経てゲー
ト電極１４ａ、　１４ｂ、　１４ｃを形成する。
第１図（８）参照 そしてゲート電極１４ａ　、　１４ｃ及び図示しないｐ
型ＭＯＳ　Ｆ　ＥＴ形成領域を覆うレジスト・パターン
をマスクにし、ｎ型床チャネルＭＯＳ　Ｆ　ＥＴ形成領
域３ａ及びｎ要訣チャネルＭＯＳ　Ｆ　ＥＴ形成領域３
Ｃに選択的に砒素（Ａｓ”　）を裔濃度にイオン注入し
、次いでゲート電極１４ｂ及び図示しないｎ型ＭＯ３Ｆ
ＥＴ形成領域を覆うレジスト・パターンをマスクにしｐ
型床チャネルＭＯ５ＦＥＴ形成領域３ｂに選択的に硼素
（Ｂ゛）を高濃度にイオン注入し、次いで所定のアニー
ル処理を施して上記注入Ａｓ”及びＢ゛を活性化し、ｎ
型床チャネルＭＯＳ　Ｆ　ＥＴ形成領域３ａ及びｎ要訣
チャネルＭＯ５ＦＥＴ形成領域３Ｃに異なる断面のため
図示されないｎ＋型ソース・ドレイン領域を、またｐ型
床チャネルＭＯ５ＦＥＴ形成領域３ｂに上記同様図示さ
れないｐ＋型ソース・ドレイン領域を形成する。
そしてこの際前記ｎ要訣チャネルＭＯＳ　Ｆ　ＥＴ形成
領域３Ｃの補償用Ｐ゛注入領域１２は活性化し、該ｎ要
訣チャネルＭＯ３ＦＥＴ形成領域３Ｃ内にｐ型チャネル
・ストッパ７から横方向に拡散されたｐ型不純物即ち硼
素の補償がなされ０．６〜１．０Ｖ程度の所定閾値電圧
が得られるチャネル領域１５が形成される。
このように本発明の方法によれば、１．５μｍ以下程度
の狭いチャネル幅を有する狭チャネルＭＯ３Ｆ　ＥＴ（
Ｔｃ　）の閾値電圧も、チャネル・ストッパから横方向
拡散してくる不純物を補償して通常の広いチャネル幅を
有する広チャネルＭＯ３ＦＥＴ（Ｔ、）の閾値電圧とほ
ぼ等しく形成することができる。
上記実施例においては本発明の方法を、ウェル内に形成
されるＭＯＳ　Ｆ　ＥＴについて述べたが、本発明の方
法は基板上に直にＭＯＳ　Ｆ　ＥＴが形成される場合に
も勿論適用される。
そしてその場合は、ゲート電極の形成が終わって該ゲー
ト電極上から該ゲート電極を透過して通常のチャネル・
ドーズを行う際、チャネル・ストッパから横方向拡散し
て来ている不純物を補償する濃度の、チャ４ｔｖ−スト
ッパ用不純物と反対導電型の不純物を共に注入すればよ
い。
なお本発明は、上記実施例と逆感電型においても勿論適
用され、また狭チャネル以外のＭＯＳＦＥＴにも適用さ
れる。
〔発明の効果〕
以上説明のように本発明によれば、同一半導体基板上に
通常の広いチャネル幅を有する広チャネルＭＯＳ　Ｆ　
ＥＴと極度に狭いチャネル幅を有する狭チャネルＭＯＳ
　Ｆ　ＥＴとがほぼ等しい閾値電圧で形成できる。
従って、広チャネルＭＯＳ　Ｆ　ＥＴと狭チャネルＭＯ
３ＦＥＴとが併設されるＬＳＩ等の回路設計が容易に゛
なり、且つ製造歩留りが向上する。
【図面の簡単な説明】
第１図（ａｌ乃至（幻は０ＭＯ３Ｉ　Ｃにおける本発明
の実施例を示すチャネル幅方向の工程断面図、第２図（
ａｌ乃至（ｈｌは従来方法のゲート長方向の工程断面図
、 第３図は従来構造の０ＭＯ３ＩＣにおけるチャネル幅方
向の側断面図、 第４図は従来方法による狭チャネルＭＯＳＦＥＴのチャ
ネル幅方向の模式側断面図である。 図において、 ｌはｎ−型シリコン基板、 ２は二酸化シリコン膜、 ３ａ、３ｂ、３ｃはＭＯＳ　Ｆ　ＥＴ形成領域、４ａ、
４ｂ、４ｃは窒化シリコン膜パターン、５はｐ−型ウェ
ル、 ６ａ　、　６ｂはレジスト膜パターン、７はｐ型チャネ
ル・ストッパ、 ８はｎ型チャネル・ストッパ、 ９はフィールド酸化膜、 １０は開孔、 １１は補償注入用レジスト・マスク、 １２は補償用Ｐ＋注入領域、 １３はゲート酸化膜、 １４ａ、１４ｂ、１４ｃはゲート電極、１５は補償され
たチャネル領域、 ２１ａはｎ゛型ソース領域、 ２１ｂはｎ“型ドレイン領域、 ２２ａはｐ＋型ソース領域、 ２２ｂはｐ＋型ドレイン領域、 ２３はｎ−型チャネル・ドーズ領域、 １０７は硼素注入領域、 １０８は燐注入領域、 １２１ａ、　１２１ｂは高濃度砒素注入領域、１２２ａ
、　１２２ｂは高濃度硼素注入領域、１２３は閾値制御
用硼素注入領域、 ｃｈＮは狭チャネルＭＯ３ＦＥＴの チャネル領域 を示す。 Ｘ　Ｉ　画

Claims (1)

  1. 【特許請求の範囲】 閾値電圧制御用に注入される第１の不純物（５）と、 チャネル・ストッパ形成の際に横方向に拡散してくる第
    ２の不純物（７）と、 該第２の不純物（７）を補償する該第２の不純物と反対
    導電型の第３の不純物（１２）とによって閾値電圧を制
    御する工程を含むことを特徴とするＭＩＳ型電界効果ト
    ランジスタの製造方法。
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