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KR100459872B1 - 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법 - Google Patents

트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법 Download PDF

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KR100459872B1
KR100459872B1 KR10-2003-0029156A KR20030029156A KR100459872B1 KR 100459872 B1 KR100459872 B1 KR 100459872B1 KR 20030029156 A KR20030029156 A KR 20030029156A KR 100459872 B1 KR100459872 B1 KR 100459872B1
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trench
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gate
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김지영
이창섭
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삼성전자주식회사
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Abstract

트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그 제조방법이 개시되어 있다. 반도체 기판의 주 표면으로부터 소정 깊이로 트렌치가 형성된다. 트렌치의 바닥면에 접하고 있는 기판 영역에 제1 도전형의 제1 역치 전압 조절 영역이 형성되고, 트렌치의 양 측벽에 접하고 있는 기판 영역에 제1 도전형의 제2 역치 전압 조절 영역이 형성된다. 트렌치를 매립하도록 게이트 전극이 형성되고, 게이트 전극 양측의 기판의 주 표면에 제1 도전형의 소오스/드레인 영역이 형성된다. 소오스/드레인 영역의 바로 아래와 제1 및 제2 역치 전압 조절 영역의 바로 아래에 제1 도전형과 반대형인 제2 도전형의 스토퍼 영역이 형성된다. 종래의 평면 구조의 매몰 채널형 트랜지스터에 비해 낮은 역치 전압에서도 높은 소오스/드레인 간 내압을 얻을 수 있다.

Description

트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그 제조방법{Buried channel transistor having trench gate and Method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 리세스(recess) 또는 트렌치(trench) 형태의 게이트 전극을 갖는 전계효과 트랜지스터(metal-oxide-semiconductor field effect transistor: 이하 "MOS 트랜지스터"라 한다) 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 숏-채널 효과(short channel effect)라 하며, 그 대표적인 것이 역치 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
역치 전압의 저하 이외에도 소오스/드레인 간 내압(breakdown voltage)의 저하도 숏-채널에 수반되는 큰 문제이다. 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인 간에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
한편, 통상의 실리콘 게이트 기술에서는 게이트 전극의 재료로서 인(P)을 다량 첨가한 n형 폴리실리콘이 사용된다. 최근에 많이 사용되는 고융점 금속 실리사이드와 폴리실리콘의 이중 막으로 구성되는 폴리사이드(polycide) 게이트 구조를 사용하더라도 게이트 산화막과 직접 접하는 층은 n형 폴리실리콘이다. 이러한 게이트 전극 재료가 n-채널 MOS 트랜지스터(이하 "NMOS 트랜지스터"라 한다)의 게이트 전극으로 사용될 경우에는 p형 기판과 n형 폴리실리콘 간의 일함수 차가 크기 때문에 역치 전압이 낮아진다. 이에 따라, NMOS 트랜지스터에서는 통상 채널 영역에 기판과 같은 도전형의 불순물을 이온주입하여 역치 전압을 높이고 있다.
반면에, n+형 폴리실리콘이 p-채널 MOS 트랜지스터(이하 "PMOS 트랜지스터"라 한다)의 게이트 전극으로 사용될 경우에는 n형 기판과 n형 폴리실리콘 간의 일함수 차가 작아지기 때문에 역치 전압은 부 방향으로 커지게 된다. 따라서, 역치전압의 절대치를 NMOS 트랜지스터와 거의 같은 값으로 설정하려면 채널 영역에 기판과 반대 도전형의 불순물을 이온주입해서 역치 전압의 절대치를 작게 하여야 한다. 그 결과, n형 폴리실리콘을 게이트 전극으로 사용하는 PMOS 트랜지스터에서는 채널 영역에 매우 얕은 p-n 접합이 형성되어 매몰 채널(buried channel)형 디바이스가 되고, n형 폴리실리콘 게이트를 갖는 NMOS 트랜지스터는 표면 채널(surface channel)형 디바이스가 된다.
매몰 채널형 디바이스는 채널 내의 캐리어가 표면 산란의 영향을 잘 받지 않아 이동도가 커진다는 이점이 있는 반면, 게이트 전압의 영향이 작아지고 실리콘 기판과 게이트 산화막의 계면 근방에서 p-n 접합이 존재하지 않아 채널에 미치는 드레인 전압의 영향이 커짐으로써 숏-채널 효과가 발생하기 쉽다는 문제가 있다. 이에 따라, 채널 바로 아래에 스토퍼(stopper)를 형성하여 숏-채널 효과를 억제하는 방법이 주로 사용되고 있다.
도 1은 종래의 평면 구조를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도이다.
도 1을 참조하면, p형 실리콘 기판(10)에 p-웰(도시하지 않음) 및 n-웰(12)이 형성되고, NMOS 트랜지스터는 p-웰에 형성하며 PMOS 트랜지스터는 n-웰(12)에 형성하여 NMOS 트랜지스터와 PMOS 트랜지스터를 독립적으로 최적화한다.
트랜지스터의 채널 영역에는 보론(B)이나 불화붕소(BF2)와 같은 p형 불순물이 이온주입되어 NMOS 트랜지스터와 PMOS 트랜지스터의 역치 전압이 거의 동일한크기가 되도록 조정된다. 여기서, 참조부호 16은 역치 전압 조절 영역을 나타낸다.
채널 바로 아래의 영역에 웰 또는 기판과 같은 도전형의 불순물, 예컨대 비소(As)와 같은 n형 불순물을 비교적 고농도로 이온주입하여 스토퍼(14)를 형성한다. 상기 스토퍼(14)는 역치 전압 조절 영역(16)의 표면이 공핍화되는 것을 방지하고, 채널 바로 아래의 불순물 농도를 높임으로써 드레인 전계의 채널 영역 및 소오스 영역으로의 침투를 방지하여 펀치쓰루우를 억제한다.
기판(10)의 표면에 실리콘 산화물로 이루어진 게이트 산화막(18)이 형성되고, NMOS 트랜지스터 및 PMOS 트랜지스터 모두 n형 폴리실리콘으로 이루어진 게이트 전극(20)이 형성된다. 상기 게이트 전극(20)의 양 측벽에는 실리콘 산화물로 이루어진 게이트 스페이서(22)가 형성된다. 게이트 전극(20) 양측의 p-웰 표면에는 비소(As)로 이루어진 n+소오스/드레인 영역이 형성되고, 게이트 전극(20) 양측의 n-웰(12) 표면에는 BF2로 이루어진 p+소오스/드레인 영역(24)이 형성된다.
이와 같이 매몰 채널형 PMOS 트랜지스터에서는 숏-채널 효과를 억제하기 위하여 채널 바로 아래에 스토퍼를 형성하거나, 소오스/드레인의 접합 깊이를 얕게 하는 방법이 주로 사용된다. 또한, 초고집적 반도체 장치에서는 PMOS 트랜지스터의 숏-채널 효과를 경감하기 위해서 NMOS 트랜지스터는 n형 폴리실리콘 게이트를 사용하고 PMOS 트랜지스터는 p형 폴리실리콘 게이트를 사용하는 듀얼 게이트 구조를 적용하여 PMOS 트랜지스터를 표면 채널형으로 만드는 방법도 사용되고 있다. 그러나, 듀얼 게이트 구조는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 별도의포토 마스크 공정으로 형성하여야 하기 때문에 마스크 수가 늘어나 공정 원가가 증가하고 공정이 복잡해지는 단점이 있다.
최근에는 평면 구조의 트랜지스터를 대체할 수 있는 여러 가지 형태의 수직형 트랜지스터들이 개발되고 있으며, 예를 들어 미합중국 공개특허 2002-0038886호, 미합중국 특허공보 제6,316,806호, 일본국 공개특허 2001-339063호 등에는 트렌치 게이트 전극을 갖는 MOS 트랜지스터들이 개시되어 있다.
트렌치 게이트 전극을 갖는 MOS 트랜지스터에 의하면, 리세스 형태의 채널에 의해 채널 길이가 증가되어 소오스/드레인 간 내압을 충분히 확보하고 숏-채널 효과를 경감시킬 수 있는 장점이 있다. 그러나, 기존의 트렌치형 트랜지스터들은 표면 채널형으로 형성되며, n형 폴리실리콘 게이트를 갖는 매몰 채널형 PMOS 트랜지스터를 트렌치 형태로 형성하는 방법은 아직까지 개발되고 있지 않다.
따라서, 본 발명의 제1의 목적은 리세스 또는 트렌치 게이트를 갖는 매몰 채널형 MOS 트랜지스터를 제공하는데 있다.
본 발명의 제2의 목적은 리세스 또는 트렌치 게이트를 갖는 매몰 채널형 MOS 트랜지스터의 제조방법을 제공하는데 있다.
도 1은 종래의 평면 구조를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도이다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4d는 본 발명의 제2 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제3 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도이다.
도 6a 및 도 6b는 종래의 평면 구조를 갖는 매몰 채널형 PMOS 트랜지스터와 본 발명의 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 역치 전압 특성 및 소오스/드레인 간 내압 특성을 비교 도시한 그래프들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 예비 소오스/드레인 영역
102 : n-웰 104 : 트렌치
105 : 희생 산화막 106 : 스토퍼 영역
108a, 108b : 역치 전압 조절 영역
110 : 게이트 절연막 112 : 게이트 전극
114 : 소오스/드레인 영역 116 : 게이트 스페이서
상기한 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판; 상기 기판의 주 표면으로부터 소정 깊이로 형성된 트렌치; 상기 트렌치의 바닥면에 접하고 있는 기판 영역에 형성된 제1 도전형의 제1 역치 전압 조절 영역; 상기 트렌치의 양 측벽에 접하고 있는 기판 영역에 형성된 제1 도전형의 제2 역치 전압 조절 영역; 상기 트렌치를 매립하도록 형성된 게이트 전극; 상기 게이트 전극 양측의 상기 기판의 주 표면에 형성된 제1 도전형의 소오스/드레인 영역; 및 상기 소오스/드레인 영역의 바로 아래와 상기 제1 및 제2 역치 전압 조절 영역의 바로 아래에 형성된 상기 제1 도전형과 반대형인 제2 도전형의 스토퍼 영역을 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터를 제공한다.
바람직하게는, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형이다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, (a) 반도체 기판의 주 표면으로부터 소정 깊이로 트렌치를 형성하는 단계; (b) 제1 도전형 채널의 트랜지스터의 소오스/드레인이 형성되어질 영역의 바로 아래와 채널 영역의 바로 아래에 상기 제1 도전형과 반대형인 제2 도전형의 스토퍼 영역을 형성하는 단계; (c) 상기 트렌치의 바닥면 및 양 측벽에 접하고 있는 기판 영역에 각각 제1 도전형의 제1 역치 전압 조절 영역 및 제1 도전형의 제2 역치 전압 조절 영역을 형성하는 단계; (d) 상기 트렌치를 매립하도록 게이트 전극을 형성하는 단계; 및 (e) 상기 게이트 전극 양측의 상기 기판의 주 표면에 제1 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 트렌치를 형성하는 단계 전에, 상기 기판의 주 표면에 제1 도전형의 예비 소오스/드레인 영역을 형성하는 단계를 더 구비한다.
본 발명의 바람직한 실시예에 의하면, 제1 도전형의 제1 불순물을 상기 트렌치의 바닥면에 접하는 기판 영역에 수직 이온주입하여 제1 도전형의 제1 역치 전압 조절 영역을 형성하고, 제1 도전형의 제2 불순물을 상기 트렌치의 양 측벽에 접하는 기판 영역에 15∼45° 정도의 경사각으로 이온주입하여 제1 도전형의 제2 역치 전압 조절 영역을 형성한다.
본 발명에 의하면, 트렌치의 양 측벽 및 바닥면에 접하고 있는 기판 영역, 즉 리세스형의 채널 영역에 제1 도전형의 역치 전압 조절 영역을 형성하고, 소오스/드레인 영역 및 역치 전압 조절 영역의 바로 아래에 제2 도전형의 스토퍼 영역을 형성한다. 상기 스토퍼 영역은 트렌치의 양 측벽 및 바닥면에 형성되는 역치 전압 조절 영역의 표면 공핍을 방지하고 소오스/드레인 영역의 도판트가 확산되는 것을 방지하는 역할을 한다.
또한, 상기 스토퍼 영역에 의해 트렌치의 양 측벽에 형성되는 채널의 역치 전압이 증가하는 것을 방지하기 위하여 제1 도전형의 불순물을 경사 이온주입하여 트렌치의 양 측벽의 채널 영역에 역치 전압 조절 영역을 형성한다. 즉, 상기 역치 전압 조절 영역은 트렌치의 양 측벽에 형성되는 채널의 역치 전압을 감소시키는 역할을 한다.
또한, 트렌치를 형성한 후 역치 전압 이온주입, 스토퍼 이온주입, 웰 이온주입 및 필드 이온주입 등을 동일 단계에서 실시함으로써, 단순화된 공정으로 트렌치 게이트, 즉 리세스형 채널을 갖는 매몰 채널형 트랜지스터를 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 2는 본 발명의 제1 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도이다.
도 2를 참조하면, p형 반도체 기판(100)에 n-웰(102)이 형성되고 상기 n-웰(102) 상에 PMOS 트랜지스터가 형성된다.
상기 n-웰(102)을 포함한 기판(100)의 주 표면으로부터 소정 깊이로 트렌치(104)가 형성된다.
상기 트렌치(104)를 매립하도록 게이트 전극(112), 예컨대 n+형 폴리실리콘으로 이루어진 게이트 전극(112)이 형성된다. 바람직하게는, 상기 게이트 전극(112)은 상기 트렌치(104)를 매립하면서 상기 기판(100)의 주 표면으로부터 소정 높이로 신장되도록 형성된다.
상기 게이트 전극(112)과 상기 트렌치(104) 사이에는 실리콘 산화물 또는 실리콘 옥시나이트라이드로 이루어진 게이트 절연막(110)이 형성된다.
상기 게이트 전극(112) 양측의 상기 기판(100)의 주 표면에는 p+형의 소오스/드레인 영역(114)이 형성된다.
상기 트렌치(104)의 바닥면 및 양 측벽에 접하고 있는 기판 영역, 즉 리세스형 채널 영역에 각각 p-형의 제1 역치 전압 조절 영역(108a) 및 제2 역치 전압 조절영역(108b)이 형성된다. 상기 트렌치(104)의 양 측벽에 위치한 제2 역치 전압 조절 영역(108b)은 트렌치(104)의 양 측벽에 형성되는 채널의 역치 전압을 감소시키는 역할을 한다.
상기 소오스/드레인 영역(114)의 바로 아래와 리세스형 채널 영역의 바로 아래에 n형의 스토퍼 영역(106)이 형성된다. 상기 스토퍼 영역(106)은 트렌치(104)의 양 측벽 및 바닥면에 형성되는 역치 전압 조절 영역(108a, 108b)의 표면 공핍을 방지하고, 소오스/드레인 영역(114)의 p형 도판트가 확산되는 것을 방지하는 역할을 한다.
도 3a 내지 도 3d는 본 발명의 제1 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3a는 트렌치(104)를 형성하는 단계를 도시한다. 먼저, p형 반도체 기판(100)을 준비하고 통상의 소자분리 공정을 통해 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
이어서, 상기 기판(100)의 주 표면을 소정 깊이, 예컨대 1000∼1500Å의 깊이로 이방성 식각하여 트렌치(104)를 형성한다. 바람직하게는, 상기 트렌치(104)는 수직 프로파일을 갖도록 형성한다.
도 3b는 스토퍼 영역(106) 및 역치 전압 조절 영역(108a, 108b)을 형성하는 단계를 도시한다. 상기 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 기판(100)의 전면을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(104)의바닥면과 측벽을 포함하는 내면 및 기판(100)의 주 표면 상에 희생 산화막(105)이 형성된다. 상기 희생 산화막(105)은 후속의 이온주입 공정시 버퍼막으로 이용된다.
이어서, 포토 공정으로 상기 기판(100)의 PMOS 트랜지스터 영역을 오픈한 후, n형의 제1 불순물, 예컨대 인(Ph)을 이온주입하여 n-웰(102)을 형성하고 상기 n-웰(102) 내의 필드 산화막 아래에 n형의 제2 불순물, 예컨대 인(Ph)을 이온주입한다.
계속해서, 오픈된 PMOS 트랜지스터 영역에 n형의 제3 불순물, 예컨대 비소(As)를 이온주입함으로써 소오스/드레인이 형성되어질 영역의 바로 아래와 채널 영역의 바로 아래에 스토퍼 영역(106)을 형성한다. 상기 스토퍼 영역(106)은 트렌치(104)의 바닥면에 형성되어질 역치 전압 조절 영역의 표면 공핍을 방지하고, 소오스/드레인 영역(114)의 p형 도판트가 확산되는 것을 방지하는 역할을 한다.
그런 다음, 오픈된 PMOS 트랜지스터 영역에 p형의 제2 불순물, 예컨대 BF2를 0°의 각도로 이온주입하여 상기 트렌치(104)의 바닥면에 접하고 있는 기판 영역에 p-형의 역치 전압 조절 영역(108a)을 형성한다. 계속해서, p형의 제3 불순물, 예컨대 BF2를 약 15∼45°의 경사각으로 이온주입하여 상기 트렌치(104)의 양 측벽에 접하고 있는 기판 영역에 p-형의 제2 역치 전압 조절 영역(108b)을 형성한다.
상기 트렌치(104)의 양 측벽에 위치한 제2 역치 전압 조절 영역(108b)은 스토퍼 영역(106)에 의해 트렌치(104)의 양 측벽에 형성되는 채널의 역치 전압이 증가하는 것을 방지하는 역할을 한다.
본 실시예에서는, 스토퍼 이온주입을 실시한 후 역치 전압 조절 이온주입을 실시하였으나 그 순서를 바꾸어도 무방하다. 또한, 웰 이온주입과 필드 이온주입을 상기 트렌치(104)를 형성하기 전에 실시할 수도 있다.
도 3c는 게이트 전극(112)을 형성하는 단계를 도시한다. 상술한 바와 같이 스토퍼 영역(106) 및 역치 전압 조절 영역(108a, 108b)을 형성한 후, 상기 희생 산화막(105)을 습식 식각 공정으로 제거한다.
이어서, 상기 기판(100)의 주 표면 및 상기 트렌치(104)의 내면 상에 게이트 절연막(110)을 형성한다. 바람직하게는, 상기 게이트 절연막(110)은 실리콘 산화물로 형성한다. 또한, 필요에 따라 상기 게이트 절연막(110)은 실리콘 옥시나이트라이드로 형성할 수도 있다.
그런 다음, 상기 트렌치(104)를 매립하도록 기판(100)의 전면에 n+형 폴리실리콘막을 증착하고 이를 사진식각 공정으로 패터닝하여 n+형 게이트 전극(112)을 형성한다.
도 3d는 p+소오스/드레인 영역(114)을 형성하는 단계를 도시한다. 상술한 바와 같이 게이트 패터닝을 실시한 후 게이트 산화공정을 실시한다. 그러면, 게이트 전극(112)의 측벽이 산화되어 얇은 산화막(도시하지 않음)이 형성된다.
이어서, 상기 게이트 전극(112)을 이온주입 마스크로 이용하여 p+형의 제4불순물, 예컨대 BF2를 0°의 각도로 이온주입함으로써 상기 게이트 전극(112) 양측의 상기 기판(100)의 주 표면에 p+소오스/드레인 영역(114)을 형성한다.
실시예 2
도 4a 내지 도 4d는 본 발명의 제2 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도로서, 트렌치(104)를 형성하기 전에 p+형 예비(pre) 소오스/드레인 이온주입을 실시하는 것을 제외하고는 상술한 제1 실시예와 동일하다.
도 4a는 p+형 예비(pre) 소오스/드레인 영역(101)을 형성하는 단계를 도시한다. 먼저, p형 반도체 기판(100)을 준비하고 통상의 소자분리 공정을 통해 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다.
이어서, 상기 기판(100)의 주 표면에 p+형의 제1 불순물, 예컨대 BF2를 이온주입하여 예비 소오스/드레인 영역(101)을 형성한다. 상기 예비 소오스/드레인 영역(101)은 후속 공정에서 게이트 전극이 트렌치에 대해 미스얼라인되어 채널 영역이 게이트에 자기정렬되어 형성되지 못하는 경우, 역치 전압이 변동(variation)되는 것을 방지하는 역할을 한다.
도 4b는 트렌치(104)를 형성하는 단계를 도시한다. 상술한 바와 같이 p+형예비 소오스/드레인 영역(101)을 형성한 후, 상기 기판(100)의 주 표면을 소정 깊이, 예컨대 약 1000∼1500Å의 깊이로 이방성 식각하여 트렌치(104)를 형성한다. 바람직하게는, 상기 트렌치(104)는 수직 프로파일을 갖도록 형성한다.
도 4c는 스토퍼 영역(106) 및 역치 전압 조절 영역(108a, 108b)을 형성하는 단계를 도시한다. 상기 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 기판(100)의 전면을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(104)의 바닥면과 측벽을 포함하는 내면 및 기판(100)의 주 표면 상에 희생 산화막(105)이 형성된다. 상기 희생 산화막(105)은 후속의 이온주입 공정시 버퍼막으로 이용된다.
이어서, 포토 공정으로 상기 기판(100)의 PMOS 트랜지스터 영역을 오픈한 후, n형의 제1 불순물, 예컨대 인(Ph)을 이온주입하여 n-웰(102)을 형성하고 상기 n-웰(102) 내의 필드 산화막 아래에 n형의 제2 불순물, 예컨대 인(Ph)을 이온주입한다.
계속해서, 오픈된 PMOS 트랜지스터 영역에 n형의 제3 불순물, 예컨대 비소(As)를 이온주입함으로써 소오스/드레인이 형성되어질 영역의 바로 아래와 채널 영역의 바로 아래에 스토퍼 영역(106)을 형성한다. 상기 스토퍼 영역(106)은 트렌치(104)의 바닥면에 형성되어질 역치 전압 조절 영역의 표면 공핍을 방지하고, 소오스/드레인 영역(114)의 p형 도판트가 확산되는 것을 방지하는 역할을 한다.
그런 다음, 오픈된 PMOS 트랜지스터 영역에 p형의 제2 불순물, 예컨대 BF2를0°의 각도로 이온주입하여 상기 트렌치(104)의 바닥면에 접하고 있는 기판 영역에 p-형의 역치 전압 조절 영역(108a)을 형성한다. 계속해서, p형의 제3 불순물, 예컨대 BF2를 약 15∼45°의 경사각으로 이온주입하여 상기 트렌치(104)의 양 측벽에 접하고 있는 기판 영역에 p-형의 제2 역치 전압 조절 영역(108b)을 형성한다.
상기 트렌치(104)의 양 측벽에 위치한 제2 역치 전압 조절 영역(108b)은 스토퍼 영역(106)에 의해 트렌치(104)의 양 측벽에 형성되는 채널의 역치 전압이 증가하는 것을 방지하는 역할을 한다.
본 실시예에서는, 스토퍼 이온주입을 실시한 후 역치 전압 조절 이온주입을 실시하였으나 그 순서를 바꾸어도 무방하다. 또한, 웰 이온주입과 필드 이온주입을 상기 트렌치(104)를 형성하기 전에 실시할 수도 있다.
도 4d는 게이트 전극(112) 및 p+소오스/드레인 영역(114)을 형성하는 단계를 도시한다. 상술한 바와 같이 스토퍼 영역(106) 및 역치 전압 조절 영역(108a, 108b)을 형성한 후, 상기 희생 산화막(105)을 습식 식각 공정으로 제거한다.
이어서, 상기 기판(100)의 주 표면 및 상기 트렌치(104)의 내면 상에 게이트 절연막(110)을 형성한다. 바람직하게는, 상기 게이트 절연막(110)은 실리콘 산화물로 형성한다. 또한, 필요에 따라 상기 게이트 절연막(110)은 실리콘 옥시나이트라이드로 형성할 수도 있다.
그런 다음, 상기 트렌치(104)를 매립하도록 기판(100)의 전면에 n+형 폴리실리콘막을 증착하고 이를 사진식각 공정으로 패터닝하여 n+형 게이트 전극(112)을 형성한다.
계속해서, 게이트 산화공정을 실시하여 게이트 전극(112)의 측벽에 얇은 산화막(도시하지 않음)을 형성한 후, 상기 게이트 전극(112)을 이온주입 마스크로 이용하여 p+형의 제4 불순물, 예컨대 BF2를 0°의 각도로 이온주입함으로써 상기 게이트 전극(112) 양측의 상기 기판(100)의 주 표면에 p+소오스/드레인 영역(114)을 형성한다.
실시예 3
도 5는 본 발명의 제3 실시예에 의한 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 단면도로서, 게이트 전극(112)의 양 측벽에 실리콘 산화물 또는 실리콘 질화물로 이루어진 게이트 스페이서(116)를 형성하는 것을 제외하고는 상술한 제1 실시예와 동일하다.
즉, 도 3a 내지 도 3d에서 설명한 방법과 동일하게 트렌치(104), 스토퍼 영역(106), 역치 전압 조절 영역(108a, 108b), 게이트 전극(112) 및 제1 p+소오스/드레인 영역(114)을 형성한 후, 게이트 전극(112)을 포함한 기판(100) 상에 실리콘 산화물 또는 실리콘 질화물로 이루어진 절연막을 증착한다.
이어서, 상기 절연막을 이방성 식각하여 상기 게이트 전극(112)의 양 측벽에게이트 스페이서(116)를 형성한다. 상기 게이트 스페이서(116)는 게이트 전극(112)이 트렌치(104)에 대해 미스얼라인될 때 채널 영역에 소오스/드레인 도판트가 이온주입되는 것을 방지하는 역할을 한다.
그런 다음, 상기 게이트 스페이서(116) 및 게이트 전극(112)을 이온주입 마스크로 이용하여 p+형 불순물, 예컨대 BF2를 0°의 각도로 이온주입함으로써 상기 게이트 스페이서(116) 양측의 기판(100)의 주 표면에 제2 p+소오스/드레인 영역(118)을 형성한다.
여기서, 상기 트렌치(104)를 형성하기 전에 상술한 제2 실시예와 동일한 방법으로 p+형 예비 소오스/드레인 이온주입을 실시할 수도 있다.
도 6a 및 도 6b는 종래의 평면 구조를 갖는 매몰 채널형 PMOS 트랜지스터와 본 발명의 트렌치 게이트를 갖는 매몰 채널형 PMOS 트랜지스터의 역치 전압 특성 및 소오스/드레인 간 내압 특성을 비교한 그래프들이다. 그래프에서, ◆는 종래의 매몰 채널형 PMOS 트랜지스터를 나타내고 ■는 본 발명의 매몰 채널형 PMOS 트랜지스터를 나타낸다.
도 6a는 게이트 길이(㎛ 단위)에 따른 역치 전압(Vth)의 변화를 나타낸 그래프로서, 도 1에 도시한 평면 구조를 갖는 종래의 매몰 채널형 PMOS 트랜지스터(◆)의 경우 게이트 길이가 0.25㎛ 이하로 감소하면 숏-채널 효과에 의해 역치 전압이급격히 감소한다.
이에 반하여, 도 2에 도시한 트렌치 게이트를 갖는 본 발명의 매몰 채널형 PMOS 트랜지스터(■)의 경우, 게이트 길이가 감소함에 따라 역치 전압이 오히려 증가함을 알 수 있다. 이것은 트렌치(104)의 양 측벽 및 바닥면에 형성되는 리세스형 채널에 미치는 게이트 제어 효과가 커지기 때문이다.
도 6b는 게이트 길이(㎛ 단위)에 따른 소오스/드레인 간 내압(BV)의 변화를 나타낸 그래프로서, 도 1에 도시한 평면 구조를 갖는 종래의 매몰 채널형 PMOS 트랜지스터(◆)의 경우 게이트 길이가 0.25㎛ 이하로 감소하면 펀치쓰루우가 발생하여 소오스/드레인 간 내압이 급격히 저하됨을 알 수 있다.
이에 반하여, 도 2에 도시한 트렌치 게이트를 갖는 본 발명의 매몰 채널형 PMOS 트랜지스터(■)의 경우, 게이트 길이가 감소하더라고 거의 일정한 소오스/드레인 간 내압이 얻어짐을 알 수 있다. 이것은 트렌치(104)의 양 측벽 및 바닥면에 형성되는 리세스형 채널에 미치는 게이트 제어 효과가 커서 숏-채널 효과를 억제하기 때문이다.
예를 들어, 게이트 길이가 0.2㎛ 일 때 본 발명의 매몰 채널형 PMOS 트랜지스터는 종래의 구조보다 낮은 역치 전압(0.7V)에서도 높은 소오스/드레인 간 내압(5V)을 얻을 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 트렌치의 양 측벽 및 바닥면에 접하고 있는 기판 영역, 즉 리세스형의 채널 영역에 제1 도전형의 역치 전압 조절 영역을형성하고, 소오스/드레인 영역 및 역치 전압 조절 영역의 바로 아래에 제2 도전형의 스토퍼 영역을 형성한다. 상기 스토퍼 영역은 트렌치의 양 측벽 및 바닥면에 형성되는 역치 전압 조절 영역의 표면 공핍을 방지하고 소오스/드레인 영역의 도판트가 확산되는 것을 방지하는 역할을 한다.
또한, 상기 스토퍼 영역에 의해 트렌치의 양 측벽에 형성되는 채널의 역치 전압이 증가하는 것을 방지하기 위하여 제1 도전형의 불순물을 경사 이온주입하여 트렌치의 양 측벽의 채널 영역에 역치 전압 조절 영역을 형성한다. 즉, 상기 역치 전압 조절 영역은 트렌치의 양 측벽에 형성되는 채널의 역치 전압을 감소시키는 역할을 한다.
또한, 트렌치를 형성한 후 역치 전압 이온주입, 스토퍼 이온주입, 웰 이온주입 및 필드 이온주입 등을 동일 단계에서 실시함으로써, 단순화된 공정으로 트렌치 게이트, 즉 리세스형 채널을 갖는 매몰 채널형 트랜지스터를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 반도체 기판;
    상기 기판의 주 표면으로부터 소정 깊이로 형성된 트렌치;
    상기 트렌치의 바닥면에 접하고 있는 기판 영역에 형성된 제1 도전형의 제1 역치 전압 조절 영역;
    상기 트렌치의 양 측벽에 접하고 있는 기판 영역에 형성된 제1 도전형의 제2 역치 전압 조절 영역;
    상기 트렌치를 매립하도록 형성된 게이트 전극;
    상기 게이트 전극 양측의 상기 기판의 주 표면에 형성된 제1 도전형의 소오스/드레인 영역; 및
    상기 소오스/드레인 영역의 바로 아래와 상기 제1 및 제2 역치 전압 조절 영역의 바로 아래에 형성되고, 상기 제1 도전형과 반대형인 제2 도전형의 스토퍼 영역을 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터.
  2. 제1항에 있어서, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터.
  3. 제1항에 있어서, 상기 기판에 형성된 제2 도전형의 웰을 더 구비하고, 상기 트렌치는 상기 제2 도전형의 웰 내에 형성된 것을 특징으로 하는 트렌치 게이트를갖는 매몰 채널형 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극과 상기 트렌치 사이에 형성된 게이트 절연막을 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터.
  5. 제1항에 있어서, 상기 게이트 전극은 상기 트렌치를 매립하면서 상기 기판의주 표면으로부터 소정 높이로 신장되도록 형성된 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터.
  6. 제1항에 있어서, 상기 게이트 전극의 양 측벽에 형성된 게이트 스페이서를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터.
  7. (a) 반도체 기판의 주 표면으로부터 소정 깊이로 트렌치를 형성하는 단계;
    (b) 제1 도전형 채널의 트랜지스터의 소오스/드레인이 형성되어질 영역의 바로 아래와 채널 영역의 바로 아래에 상기 제1 도전형과 반대형인 제2 도전형의 스토퍼 영역을 형성하는 단계;
    (c) 상기 트렌치의 바닥면 및 양 측벽에 접하고 있는 기판 영역에 각각 제1 도전형의 제1 역치 전압 조절 영역 및 제1 도전형의 제2 역치 전압 조절 영역을 형성하는 단계;
    (d) 상기 트렌치를 매립하도록 게이트 전극을 형성하는 단계; 및
    (e) 상기 게이트 전극 양측의 상기 기판의 주 표면에 제1 도전형의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  8. 제7항에 있어서, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  9. 제7항에 있어서, 상기 (a) 트렌치를 형성하는 단계 전에, 상기 기판의 주 표면에 제1 도전형의 예비 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  10. 제7항에 있어서, 상기 (a) 트렌치를 형성하는 단계 후, 상기 트렌치를 포함한 기판에 제2 도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  11. 제7항에 있어서, 상기 (c) 단계는,
    제1 도전형의 제1 불순물을 상기 트렌치의 바닥면에 접하는 기판 영역에 수직 이온주입하여 제1 도전형의 제1 역치 전압 조절 영역을 형성하는 단계와,
    제1 도전형의 제2 불순물을 상기 트렌치의 양 측벽에 접하는 기판 영역에 경사 이온주입하여 제1 도전형의 제2 역치 전압 조절 영역을 형성하는 단계를 포함하여 이루어지는 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  12. 제11항에 있어서, 상기 제1 도전형의 제2 불순물은 15∼45° 정도의 경사각으로 이온주입하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  13. 제7항에 있어서, 상기 (b) 단계와 (c) 단계를 순서를 바꾸어 진행하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  14. 제7항에 있어서, 상기 (d) 게이트 전극을 형성하는 단계 전에, 상기 기판의 주 표면 및 상기 트렌치의 내면 상에 게이트 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  15. 제7항에 있어서, 상기 게이트 전극은 상기 트렌치를 매립하면서 상기 기판의주 표면으로부터 소정 높이로 신장되도록 형성하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  16. 제7항에 있어서, 상기 (e) 제1 도전형의 소오스/드레인 영역을 형성하는 단계 후,
    (f) 상기 게이트 전극의 양 측벽에 게이트 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
  17. 제16항에 있어서, 상기 (f) 게이트 스페이서를 형성하는 단계 후,
    (g) 상기 게이트 스페이서 양측의 상기 기판의 주 표면에 제1 도전형의 소오스/드레인 이온주입을 실시하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 게이트를 갖는 매몰 채널형 트랜지스터의 제조방법.
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