JPS61272861A - マルチプロセツサ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、メインプロセッサがサブプロセッサのローカ
ルメモリ（又はｌ１０）に高速にアクセスできるように
したマルチプロセッサ装置に関する。

（従来の技術） 第４図は、従来のマルチプロセッサ装置の一例を示す構
成ブロック図で、ここではＣＲＴを有したオペレータズ
コンソールを構成したものである。

図において、１はメインプロセッサ（ＣＰＬＩ）、２は
ＤＭＡ　（ダイレクト・メモリ・アクセス）コントロー
ラ、３はメインメモリ、４はプリンタインターフェース
で、これらは何れもメインプロセッサ１から導出するア
ドレスバス及びデータバスからなるメインシステムバス
ＳＢ１を介して結合している。５はプリンタインターフ
ェース４を介してメインシステムバスＳＢ１に結合する
プリンタである。６はサブプロセッサ、７はサブメモリ
、８はキャラクタジェネレータ（以下ＣＧと記す）用の
ＲＯＭ、９はＣＲＴコントローラ、１０はビデオメモリ
で、これらは何れもサブプロセッサ６から導出するサブ
システムバスＳＢ２に結合している。１１はビデオメモ
リ１０からのビデオ信号が印加されるＣＲＴである。１
２はメインシステムバス８８１とサブシステムバス８８
２の間に設けられた共有メモリであり、１３は共有メモ
リへのアクセス競合解消回路である。

メインプロセッサ１と、サブプロセッサ６とは、共有メ
モリ１２を通してコマンド及びデータの受渡しをしてい
る。

（発明が解決しようとする問題点） このような構成の従来のマルチプロセッサ装置において
は、メインプロセッサ１は、サブシステム内の共有メモ
リ１２にしかアクセスすることができない。その理由は
メインプロセッサ１のアドレス空間には、共有メモリし
か割り付けていないからである。

このために、メインプロセッサ１がサブシステム内のビ
デオメモリ１ｏの内容を読み出そうとすれば、次の２ス
テツプになり、アクセス時間が低下するという問題点が
ある。

（１）サブプロセッサ６がビデオメモリ１０の内容を読
み出し、共有メモリ１２に格納する。

（２）メインプロセッサ１が、共有メモリ１２の内容を
読み出す。

第５因は第４図の装置をシングルプロセッサで構成した
場合の構成ブロック図を参考までに示したものである。

この構成によれば、プロセッサ１が直接ビデオメモリ１
０にアクセスすることができるもので、第４図のマルチ
プロセッサ装置は、第５図のシングルプロセッサ構成の
装置に比べてアクセス時間が倍となる。

本発明はこのような問題点に鑑みてなされたもので、そ
の目的は、マルチプロセッサ構成をとりながら、メイン
プロセッサが、サブプロセッサのローカルメモリ（又は
Ｉｌｏ＞に高速にアクセスできる装置を実現することに
ある。

（問題点を解決するための手段） 前記した問題点を解決する本発明は、単独にそれぞれ動
作しうるメインプロセッサとサブプロセッサからなるマ
ルチプロセッサ装置において、前記メインプロセッサか
ら導出するメインシステムバスと前記サブプロセッサか
ら導出するサブシステムバスとの間に、前記メインプロ
セッサが前記サブシステムバスを優先的に使用するため
のサブシステムバスのバス権制御回路を設け、前記メイ
ンプロセッサが前記バス権制御回路によってサブシステ
ムバスのバス権を取得した場合、前記サブシステムバス
に結合するメモリ又はＩｌｏの全アドレス空間が前記メ
インプロセッサのアドレス空間の一部に写像されるよう
にしたことを特徴とするものである。

（実施例） 以下、図面を参照しながら本発明の一実施例を詳細に説
明する。

第１図は、本発明の一実施例装置の構成ブロック図であ
る。本発明の装置においては、第４図に示す従来装置に
おいて、共有メモリへのアクセス競合解消回路１３に代
えて、メインプロセッサ１がサブシステムバスＳＢ２を
優先的に使用できるためのサブシステムバスのバス権制
御回路１４を、メインシステムバスＳＢ１とサブシステ
ムバスＳＢ２の間に設けたものである。

このバス権制御回路は、メインプロセッサ１がサブシス
テムバスのバス権を取得した場合は、サブシステム内の
全アドレス空間がメインプロセッサのアドレス空間の一
部に写像されることにより、メインプロセッサ１がサブ
システム内のローカルメモリ（又はＩｌｏ＞に対しても
直接アクセスできるようにしている。

ここで、サブシステムは、サブプロセッサ６゜サブメモ
リ７、ＣＧ用ＲＯＭ８．ＣＲＴコントローラ９．ビデオ
メモリ１０．共有メモリ１２等によって構成されている
。又、メインシステムは、メインプロセッサ１．ＤＭＡ
コントローラ２．メインメモリ３．プリンタインターフ
ェース４．前述したサブシステム等を含んで構成されて
おり、メインプロセッサ１は、バス権制御回路１４によ
ってサブプロセッサ６に優先してアクセスできるように
なっている。

このように構成した装置によれば、メインプロセッサ１
とサブプロセッサ６との２個のＣＰＵが並列動作するこ
とによって、システム全体のパフォーマンスを向上させ
ることができる。又、周辺メモリ（又は■１０）へのア
クセススピードを速くすることができる。

即ち、第１図装置において、例えばＣＲＴｌ　１の画面
上に点へから点Ｂを結ぶ直ＩＡＢを描画する時は、 （１）メインプロセッサ１が共有メモリ１２に、Ａ、８
２点のデータを書き込む。

（２）サブプロセッサ６は、Ａ、８２点のデータを共有
メモリ１２から読み出して、点Ａ、　８を結ぶ点列を計
算し、ビデオメモリ１０に書き込む。

の動作が行われる。従って、この時、メインプロセッサ
１は、点Ａ、Ｂを結ぶ点列計算等を行う必要がなく、そ
の負担が低減され、メインプロセッサ１は他の仕事に専
念できる。

又、第１図装置において、例えば、ＣＲＴｌ　１のハー
ドコピーをとり、プリンタ５に印字する時は、先ず、メ
インプロセッサ１が、バス権制御回路１４によってサブ
システムバスＳＢ２のバス権をとり、サブプロセッサ６
をホールト（Ｈａｌｔ　）状態にし、ビデオメモリ１０
の内容をプリンタインターフェース４に転送する。この
ような動作は、第５図に示したシングルプロセッサ構成
と同様であって、転送速度が速い。

第２図は、第１図′装置におけるメインプロセッサ１と
サブプロセッサ６のアドレス空間を示す説明図であり、
第３図は、第４図従来装置におけるメインプロセッサ１
とサブプロセッサ６のアドレス空間を示す説明図である
。

本発明の装置においては、メインプロセッサ１がバス権
制御回路１４によって、サブシステムのバス権を取得す
ると、第２図に示すようにサブシステム内の全アドレス
′空間が、メインプロセッサ１のアドレス空間の一部に
写像される。これによって、メインプロセッサ１が、サ
ブシステム内のローカルメモリ（又は【１０）に対して
も直接、高速にアクセスすることができる。

（発明の効果） 以上説明したように、本発明の装置は、マルチプロセッ
サ構成をとりながら、メインプロセッサがサブシステム
内のローカルメモリ（又は■１０）にアクセスする時は
、シングルプロセッサｌＩ成ト同様に直接アクセスでき
るもので、 （ａ）２個のプロセッサが並列動作することにより、シ
ステム全体のパフォーマンスを向上でき、 （ｂ）メインプロセッサが、サブシステム内のローカル
メモリ（又はＩｌｏ＞に、直接、高速にアクセスできる
、 という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例装置の構成ブロック図、第２
図は第１図装置におけるメインプロセッサとサブプロセ
ッサのアドレス空間を示す説明図、第３図は従来装置に
おけるメインプロセッサとサブプロセッサのアドレス空
間を示す説明図、第４因は従来装置の構成ブロック図、
第５図は第４図装置をシングルプロセッサ構成とした場
合のブロック図である。 １・・・メインプロセッサ ２・・・サブプロセッサ １２・・・共有メモリ　　　１４・・・バス権制御回路
ＳＢ１・・・メインシステムバス ８Ｂ２・・・サブシステムバス

Claims (1)

【特許請求の範囲】
1. 単独にそれぞれ動作しうるメインプロセッサとサブプロ
   セッサからなるマルチプロセッサ装置において、前記メ
   インプロセッサから導出するメインシステムバスと前記
   サブプロセッサから導出するサブシステムバスとの間に
   、前記メインプロセッサが前記サブシステムバスを優先
   的に使用するためのサブシステムバスのバス権制御回路
   を設け、前記メインプロセッサが前記バス権制御回路に
   よってサブシステムバスのバス権を取得した場合、前記
   サブシステムバスに結合するメモリ又はＩ／Ｏの全アド
   レス空間が前記メインプロセッサのアドレス空間の一部
   に写像されるようにしたことを特徴とするマルチプロセ
   ッサ装置。