JPS58195265A

JPS58195265A - マイクロコンピユ−タ

Info

Publication number: JPS58195265A
Application number: JP57078017A
Authority: JP
Inventors: Joji Fukuda; 福田　譲治; Akira Takezawa; 竹沢　章; Yutaka Okubo; 裕大久保; Kenichi Kobayashi; 健一小林; Toshinori Nakamura; 中村　年範
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-05-10
Filing date: 1982-05-10
Publication date: 1983-11-14
Also published as: GB2119977A; AU1260783A; US4723205A; NL8301669A; FR2526561B1; FR2526561A1; GB2119977B; GB8311402D0; DE3316115A1; CA1203917A; AU564772B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、マイクロコンピュータ、＠にパーソナルコ
ンピュータにおけるマルチＣＰＵＶステムに関する。

１つのパーソナルコンビエータに２つのＣＰＵ　４Ｉ−
設けたデュアルＣＰ　ＩＪシステムとして、例えば第１
図及び第２図に示すようなシステムがある。

すなわち、第１図において１１＋、１２＋は例えば８ビ
ット並列処理のＣＰＵ、（３１、（４）はメモリを示し
、ＣＰＵ（１）及びメモリ（３）と、ＣＰＵＩ２１及び
メモリ（４）とはＩ１０ポート（５）を通じて接続され
ている。

従って、このコンピュータではｃｐｕｍ、＋２１がメモ
リ（３１，（４１をそれぞれ独立に使用することができ
ると共に、２つのＣＰ　Ｕ　１１＋、１２１は完全な同
時処理が可能である。また、■１０ポート（５）を通じ
て２つのＣＰ　Ｕ　（１１と１２１との間でデータのや
りとり本できる。

しかし、このコンピュータではＣＰＵＩ２１．１２＋が
データのやりとりする場合、データの１バイトごとにハ
ンドシェイクを行わなければならないので、データのや
りとりが運くなってし１う。

また、Ｋ２図のコンピュータにおいてはメモリ（６１カ
ーｒ　ルｆ　７’　しｌ　ｔ（７１Ｋ　Ｊ：　Ｑ　ＣＰ
Ｕ　（Ｉｌト１２１とＫ１１ｌ択的に接続されるもので
ある。

従って、このコンピュータではＣＰＵ（１１と１２）と
の間のデータのやりとりは非常忙早いが、ＣＰＵ中と１
２１とが同時に処理を行うことはできず、デュアルＣＰ
Ｕの特長を生かすことができない。

この発明は、これらの問題点を一掃しようとするもので
ある。

以下その一例について説明しよう。

第４図において、αＢは８ビット並列処理のＣＰＵを示
し、これはこの例ではＺ８０Ａ−ＣＰＵ　（−ｊたは相
当品）である。そして、このＣＰＵａυはロード命令、
演算命令などのけかに１次のような入出力命令を有する
。

（１−１）　　Ｉｎ　Ａ、ｎｌ１０アドレｘ　ｎ　（ｎ＝０〜２５５　）の周辺機器
のデータをＡレジスタに入力する。

（１−２）　　０ＵＴｎ、ＡＡレジスタのデータをｌ１０アドレｘｎの周辺機器に出
力する。。

なお、この入出力命令め実行時には、第３図λに示すよ
うに、ＣＰＵαυのデータ端子Ｄｏ　−Ｄｙ及、・・、
、・ｉ　。

び上位８ビツトのアドレ犬′端子Ａ８〜Ａ１＋ｓカムレ
ジスタのアクセスするデ―□−となり、下位８ビツトの
アドレス端子ＡＯ〜Ａ７がｌ１０アドレｘｎとなる。

ＢＣレジスタの示すｌ１０アドレｘに接続された周辺機
器のデータを、ｒレジスタ（ｒはＡ、Ｂ、Ｃ，Ｄ、Ｅ、
Ｈ，Ｌのどれか１つ）に人力する。

（ｊ　−２）　　ＯＵＴ　（Ｃ）、ｒｒレジスタのデータを、ＢＣレジスタの示すＩ１０アド
レスＫｍ続された周辺機器に出力する。

なお、この入出力命令の実行時には、第３図ＢＫ示すよ
うに、ＣＰＵＩＩのデータ端子Ｄｏ〜Ｄ７がｒレジスタ
のデータとなり、下位８ビツトのアドレス端子Ａｏ〜Ａ
γがＣレジスタのデータ、上位８ビツトのアドレス端子
Ａｓ〜Ａ１ｓがＢレジスタのデータとなる。

さらに、ｒＪ２１は−えばモニタ及ｒメＢＡ８ＩＣイン
タ・・・・１プリタの書舞込１れているＲＯＭ％Ｑ３はワークエリ１
、。

ア及びユーザーエリア用のＲＡＭを示し、これらは、デ
ータバス（２＋１　、アドレスバス（２Ｂ　及ヒコント
ロール　　　′Ｎバス（至）を通じて互いに接続されて
いる。

なお、ａＩ±クロックジエネレ〜りを示し、このジェネ
レータａ（からのり酸ツクがＣＰＵ０ＩＩＫ供給される
。また、図示はしないが、バス１２１）〜（ハ）Ｋはコ
ンピュータとして必要な他の入出力手段、例えばフルキ
ーボードやＣＩ（Ｔモニタ用のＣＩ（、ＴＣなども接続
されている。

さらに、Ｃ１ｊは１６ビツト並列処理のＣＰＵを示し、
これは、この例では、ｌ８０８６　（−！たけ相当品）
であり、マキシマムモードとされている。また、Ｇ３は
プログラムの書き込凍れているＲＯＭ％（至）はワーク
エリア用及びユーザーエリア用のＲＡＭ。

（２）はトランシ−バ、（至）はラッチ、（至）はバス
コントローラ、Ｃ３７）はバスアービタである。そして
、回路ＣＩ０〜ｌ１３ηがローカシ（ス（至）を通じて
互いに接続さ４ると共に、メモリ（至）、（至）及び回
路（ロ）〜（至）がシステムバスのデータバス（４１）
、アドレスバス（４３，コントロールバス（４３を通じ
て接続さ４る。また、（４４１はシステムバスのバス制
御ラインである。

なお、回Ｍ　ｃ３４〜Ｃ３７）　ハ、例工ば、ｌ８２８
６、ｌ８２８２Ｉ８２８８．１８２８９であり、これら
は、ＣＰＵ（ｌ８０８６）ｏｌ）のマキシマムモードに
対応して一般的な使用法により使用しているだけなので
、これ以上の説明は省略する。

ソシテ、２　つ（１）ＣＰＵ（Ｉｌ、ｏａＫよ；６ｆｘ
　アルｃＰＵシステムを実現するため、仁の発明におい
ては、ｃｐＵｅａｉびそのａｓｏａ　〜（Ａａは、ＣＰ
Ｕｆｉｌｌから見てその！１０アドレス忙マツピングさ
れ、ＣＰＵＱυ及びその回路（１２１〜（２３は、　Ｃ
ＰＵＩ：（υから見−（ＤＭＡ９ｗを有する周辺回路、
この例においては、ＣＰＵ＊υより本バス使用権の優先
度が高い８０８６システムとみなせるように構成される
。

すなわち、データバス１２１）と師との間に８ビツトの
トランシーバ６υが設けられる。１だ、デコーダ（ト）
が投けられ、これＫは、アドレスバス乃から下位８ビツ
トＡ７〜ＡＯが供給されると共に、コント駿−ルバス（
至）からＩ１０リクエスト信号、リード信号及びライト
信号が供給されてＩ１０アドレス信号及びディレクショ
ン信号が形成され、Ｉ１０アドレス信号がトランシーバ
６１）にゲート儒号Ｇとして供給されると共に、ディレ
クション信号もトランシーバ６υに供給される。

また、４ビツトのラッチ６りが設けられ、データバス（
２１）の下位４ピツ）　Ｄｓ〜Ｄｏがその入力端ＩＩＣ
接続され、その出力端がアドレスバスａりの上位４ビツ
トＡ１ｓ〜ＡＩ６に１１続されると共に、８ビツトのラ
ッチ（至）が設けら４、データバス（２１がその入力端
に接続され、その出力端が７ドレスバス４３の中位８ビ
ットＡ１５−Ａ８に接続される。さらに、アドレスバス
■の上位８ビツトＡ１ｓ〜Ａ８が、ドライバ（ロ）を通
じてアドレスバス（４２１の下位８ピツ）　Ａ？〜Ａ。

Ｋ接続される。

また、デコーダ（４）が設けられ、これｋは、アドレス
、バスのから下位８ピツ）Ａγ〜Ａｏが供給されると共
に、コント四−ルバス（至）からＩ１０リクエスト信号
及びライト信号が供給されてＩ１０アドレスカデコード
され、そのＩｌｏ”アドレスＹｏ　、　Ｙｔ　カウッｆ
Ｆｉ３．■、２ユッ、としキ供給さ□る。

！Ｚ−Ｃ１゜Ｐ　Ｕ　Ｃ（１）＆　ｒｉ　Ｄｏ　晶・−
ｆ４４１　Ｇｔ、ＣＰＵ（Ｉｎ、ら見て回路６１１−５
１を通じてＩ１０アドレスにマツピングされてい−るこ
とＫなる。

さらに、旬はスティタス信号形成回路、輸はパスアービ
ータ、（至）はバスコント■−ラを示す。この場合、形
成回路−はマキシマムモードにおけるＣＰＵ０Ｉのステ
ィタス信号１〜訂と等価なステータス信号８ｏ〜Ｓ２を
形成するためのものである。

このため、形成回路−は、例えば３つのＤフリップフロ
ップと若干のロジック回路とｋより構成され、コント四
−ルパスｆＢＫ接続されると共に、ジェネレータａ４か
らクロックが供給され、さらｋ。

゛アービタ■からアドレスイネーブル信号ＡＥＮが供給
されて、信号８ｏ〜Ｓ２が形成される。

そして、この信号８ｏ　−ａｘ及びジェネレータＩから
のクロックがアービター及びコントルーラ關に供給され
ると共に、これらはコント四−ルバスロ及びバス制御う
：イン（４化１続される。

従って、ＣＰＵ（ｌｌｉは、回路６υ〜−によりＣＰＵ
＠υから見てＣＰＵＯｌと：″“等価なＣＰＵ、すなわ
ち、マキ１′・１シマムモードのＩ８６□１８６とみなすことができる。

また、このとき、優先度エンコーダ（財）がアービ　　
　　覧り輸と（支）との関Ｋｌｌ続され、ＣＰＵ（１１
がＣＰＵ＠υよりも優先度が高くされる。なお、嬶局−
〜−も回路（至）〜Ｃ１７＞と同様、一般的なものであ
る。

・さらに、アービターからの信号ＡＲＮが、ラッチ６３
　、　ａ及びドライバ６４にアウＦプツトイネーブル信
号（ゲート信号）として供給される。

なお、−例とし°て、回路αυ〜Ｉ及びバス（２１１〜
Ｏはホストコンピュータを構成し、残るＩ略はパック化
すれ、そのホストコンビエータにプラグインされる。

このような構成によれば、ＣＰＵ（ｌυとａυ、との間
でデータのアクセスを行わない場合には、ＣＰＵａｌｌ
はＲＯＭ（１３のプログラムに、シ、たがって処理を行
うと共に、ＣＰＵ（３υはＲＯＭ（至）のプログラムに
したがって処理な行うこと虻なり、２つのｃｐｔｙａｎ
、ｅυは全く独立に、かつ、同時に処理を行うことがで
きる。

そして、ＣＰＵ（Ｉｌｌと６１）との間でデータのアク
セスを行う場合には、次のような動作が行われる。

（Ａ）ＣＰＵｎｌｌ１ｍからＣＰＵｅｌ）ｌｌＫ？−＃
が転送される場合（Ａ−１）ＣＰＵ（１１１のＩＯ出力命令により、う？
／チロ湯がアドレスさｊｌこれにＲＡＭ＠のアドレス（
転送先の先買アドレス）の上位４ビツトＡＩ参〜Ａ１＠
がラッチされる。

（Ａ−１）ＣＰＵ（ｕ）のｌ０ａｌ命１ｃより、５ツｆ
關が７ドレスされ、これによりＲＡＭ−のアドレスの中
位８ビツトＡＩ！Ｉ〜Ａ８がラッチされる。

（Ａ−１）ＣＰＵＯｌのＮ１４ｆＡし／ｘＪｊｃＲＡＭ
Ｑ３のあるアドレスのデータの１バイトが１Ｉドされる
。

（Ａ−１ｖ）　　ＣＰＵ（１ｍｌｆ）ＩＯ出力命令のう
ち、上述した（１−２）項の出力命令ＯＵＴ　（Ｃ）、
ムが実行される。すなわち、この出力命令のとき、ＣＰ
Ｕ（１１のＢレジスタのデータがドライバ（ロ）を通じ
て）ｔＡＭ＠のアト°レスの下位８ビツトＡ１〜Ａｏと
して供給される。また、これと同時に、Ｃレジスタのデ
ータがデコーダーによりデコート°されてトランシーバ
６υがアドレスされると共和、送り出し方向とされ、Ａ
レジスタのデーｐがＲｈＭ＠＜送り出される。この場合
、ＡＥＮ＝”Ｌ”であると共に、コント四−ラ（至）に
よりＲＡＭ（至）がライトモードとされ、さらにＲＡＭ
　ｃ！３のアドレスはラッチ６り、（至）及びドライバ
（ロ）の出力により指定されているので、これら回路６
３〜（ロ）によりＣＰＵ（ｌｉｔのムレジスタのデータ
は、ＲＡＭ（至）のアドレスのうち１回路６ｚ〜（ロ）
で指定されているアドレスに書き込まれることになる。

すなわち、ＲＡＭＱ：ｌのあるアドレスの１ノ（イトの
データが、ＲＡＭａｍのあるアドレスに転送されたわけ
である。なお、この転送時、アービタ（３ｎＫよりＣＰ
　Ｕ　＠ｌ）はウェイトステイトにあると共に、パス卿
〜卿はＣＰＵ１ｌ儒に対して番まフローティング状１Ｉ
ＩＩＫある。

（Ａ−ｖ）　　上記（Ａ−１１）、（Ａ−ＩＶ　）項（
及び必要ならば（Ａ−１）、（Ａ−１，）項）が繰り返
されてＲＡＭ（＋３１７）ｆ　−夕ハ１　ハ４　）　ツ
ー）　ＲＡＭＣ（ＩＫ転送される・　　　　　　：ぐ１
．・（Ａ−ｖｌ）　　該当するデータがすべて転送されたら
。

例オば、データの転送と同様の方法によりＲＡＭ（至）
の特定アドレスにフラグがセットされ、伝送処理は終了
する。

（Ｂ）　　ＣＰＵＣ１１１１カらＣＰＵ（ＩＩＩＩＩＫ
データが転送される場合（Ｂ−１）ＣＰＵａｌ）ＩＯ出力命令によりラッチ５３
カアドレスされ、これＫＲＡＭＣ（ｌのアドレス（転送
元の先頭アドレス）の上位４ビツトＡ１ｓ〜Ａｓ＠がラ
ッチされる。

（Ｂ−１）ＣＰＵａｌ）Ｆ）ＩＯ出力命令により、ラッ
チ的カアドレスされ、これ［ＲＡＭＱのアドレスの中位
８ピツトム１ｓ〜ム８がラッチされる。

（Ｂ−１１１）　　ＣＰＵ１ｕｆ）ＩＯ入力命令のうち
、（１−１）項の入力命令ＩＮ（Ｃ）、Ａが実行される
。すなわち、この入力命令のときＣＰＵ（ｌυのＢレジ
スタのデータがドライバーを通じてＲＡＭ（（ｉＫアド
レスの下位８ビツトＡγ〜ＡＯとして供給される。また
、これと同時に％Ｃレジスタのデータがデコ→、／６！
ｊＫよりデコードされてトランシーバ６υ−ｂｔ　７ド
レスされると共に％読み取り方向とされ、ＲＡＭＣ（ｌ
のデータのｌ　／＜イト　　　　　・＼がムレジスタに
取り込まれる。なお、このときのＲ／ｌ（至）のアドレ
スは（Ａ）項の場合と同様、回路１５′ＩＪ−（財）忙
より指定されている。

（Ｂ−１ｖ　ｔ　　ＣＰＵ（ＩｌｌのＡレジスタＫ［り
込１１またデータはＲＡＭ（１３に転送される。

以上でＲＡＭＱのデータの１バイトがＲＡＭ（１３に転
送されたわけである。

（Ｂ−ｖ）　　上記（Ｂ−１１１）、（Ｂ−〜）項（及
び必要ならば（Ｂ−１）、（Ｂ−１）項）が繰り返され
てＲＡＭ（３３）ｆ−１！、１　ハ４　トツツＦＬｋＭ
（ＩｓＫ転送され、該当するデータの転送処理は終了す
る。

なお、必要ならば、例えば（Ｂ−１）項に先立ってＣＰ
Ｕ（ｌυカＲＡＭＣｌ１＃）特定アドレスのフラグをチ
ェックしてデータの転送の用意ができているかどうかが
チェックされる。

以上のようＫしてＣＰＵ（ＩｌｌとＣＰＵ１ｌ儒との間
のデータのやりとりが行われる。

こうして、この発明によれば、２つのＣＰＵ（Ｉｎ。

Ｇυが全く独立に、か１並行に処理を行うことができる
。また、ＣＰＵ（Ｉυと６υとの間のデータのやりとり
は、そのやりとりの行われる全データに対して１回だけ
ハンドシェイクを行えばよ０ので、データのやりとりを
高速忙行うことがで建る。

なお、上述において、ローカルノ（ス（至）にメモ１）
を接碑すること本できる。

【図面の簡単な説明】

第１図〜第３図はこの発明を説明するための図、館４図
はこの発明の一例の系統図である。Ｑｌｌ　、　Ｃ１１））−Ｉ　ＣＰＵ、　０３　、Ｃ３
、ＣＩ　、（３１はメモ１）、（至）。關ババスコントローラ％　＠　ｌ　Ｒ’ｒｔ　／’　ｘ
　７−ヒｐ、６υ〜δａはインターフェイスである。

Claims

【特許請求の範囲】

少なくとも第１及び第２のＣＰＵを有し、上記第１のＣ
ＰＵはＩ１０アドレスを有し、上記第１及び１１２のＣ
ＰＵには第１及び第２のメモリがそれぞれ独立に接続さ
れ、上記第１のＣＰＵは、上記第２のＣＰＵから見てこ
のｆｌＥ２のＣＰＵＫＤＭＡによりデータをアクセスす
るようＫＩＩ＃されていると共和、上記第２のＣＰＵは
、上記＠１のＣＰＵの上記Ｉ１０アドレスにマ・ラビン
グされているマイクロコンピュータ。