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JPS6126073B2 - - Google Patents

Info

Publication number
JPS6126073B2
JPS6126073B2 JP51128097A JP12809776A JPS6126073B2 JP S6126073 B2 JPS6126073 B2 JP S6126073B2 JP 51128097 A JP51128097 A JP 51128097A JP 12809776 A JP12809776 A JP 12809776A JP S6126073 B2 JPS6126073 B2 JP S6126073B2
Authority
JP
Japan
Prior art keywords
transistor
potential power
display panel
plasma display
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP51128097A
Other languages
Japanese (ja)
Other versions
JPS5353226A (en
Inventor
Akira Yano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP12809776A priority Critical patent/JPS5353226A/en
Publication of JPS5353226A publication Critical patent/JPS5353226A/en
Publication of JPS6126073B2 publication Critical patent/JPS6126073B2/ja
Granted legal-status Critical Current

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Landscapes

  • Transforming Electric Information Into Light Information (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明はAC形ガス放電表示板、いわゆるプラ
ズマデイスプレイパネル(PDP)を時分割駆動法
により動作させるための駆動回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a drive circuit for operating an AC type gas discharge display panel, a so-called plasma display panel (PDP), by a time division drive method.

プラズマデイスプレイパネルは、放電可能なガ
ス媒体を挾んで相対向し、かつマトリクス状に配
置された2組の電極群より成り、各電極のガス媒
体と接する表面が誘電体層で覆われ、外部印加電
圧が容量を介してガス媒体とカツプリングするよ
う構成されている。それ故に、所望のガスセルを
放電発光せしめるため、そのガスセルを挾んで相
交わる一対の対向電極間に、AC電圧が印加さ
れ、印加電圧の極性が変化するごとにセルは1回
ずつ間欠的に放電を行ない、発光する。
A plasma display panel consists of two sets of electrodes arranged in a matrix, facing each other with a dischargeable gas medium in between.The surface of each electrode in contact with the gas medium is covered with a dielectric layer, and an external voltage is applied. The voltage is configured to be coupled to the gas medium via the capacitance. Therefore, in order to cause a desired gas cell to discharge and emit light, an AC voltage is applied between a pair of opposing electrodes sandwiching the gas cell, and the cell intermittently discharges once each time the polarity of the applied voltage changes. and emit light.

この種のプラズマデイスプレイパネルを時分割
法で駆動させるためには、まず相対向する行また
は列のいずれか一方の電極群の各電極に、一本ず
つ順番に複数個のパルスより成る電圧パルス列を
順次印加して、毎秒約60回以上の繰返し回数で走
査する。これらの電極のうち、ある特定の一電極
に電圧パルス列が印加され、即ち選択状態にある
時に、この電極にて定まる一列のガスセル群のう
ち、表示データ内容に応じて発光させたいセルを
定める全ての相対向する他の一方の電極に、前記
パルス列とは逆極性の電圧パルス列を印加してこ
れと選択状態とすることにより、所望のセルのみ
放電発光せしめ得る。前者電極群の各電極が一本
ずつ走査されるごとに上記操作を繰返せば、全画
面に所望の表示が現われる。
In order to drive this type of plasma display panel in a time-division manner, first a voltage pulse train consisting of a plurality of pulses is sequentially applied to each electrode in one of the electrode groups in opposing rows or columns. Apply sequentially and scan at a repetition rate of about 60 or more times per second. When a voltage pulse train is applied to a certain electrode among these electrodes, that is, when it is in a selected state, all of the cells that determine which cells are to be emitted to emit light according to the content of display data are selected from among a row of gas cells determined by this electrode. By applying a voltage pulse train having a polarity opposite to that of the pulse train to the other opposite electrode of the cell to select a selective state, only a desired cell can be caused to discharge and emit light. By repeating the above operation each time each electrode in the former electrode group is scanned one by one, the desired display will appear on the entire screen.

今、走査の繰返し回数を一定値R回秒とした
時、1回の走査で各電極に割当てられるパルス個
数をa個とすれば、放電発光すべきセルに印加さ
れるパルス個数は1秒間にRa個であり、前述し
たごとく、ガスセルは、印加電圧の極性が変化す
るごとに放電発光するので、1個のパルス電圧に
て2回放電し、従つて1秒間に2Ra回放電する。
Now, if the number of repetitions of scanning is a constant value R times per second, and the number of pulses assigned to each electrode in one scan is a, then the number of pulses applied to the cell that is to discharge and emit light is equal to As mentioned above, the gas cell discharges and emits light every time the polarity of the applied voltage changes, so it discharges twice with one pulse voltage, and thus discharges 2Ra times per second.

ガスセルの1回当りの発光輝度は前記電極被覆
誘電体層の容量に比例するが誘電体層の耐圧破壊
を防ぐためには一定の厚さを有する必要があり、
容量は一定値以上にならないため、1回当りの発
光輝度には限度がある。現状では、実用に供する
程度の輝度を得るためには、毎秒5万回程度の放
電を行なわしめる必要がある。
The luminance of each gas cell's light emission is proportional to the capacitance of the dielectric layer covering the electrode, but in order to prevent breakdown of the dielectric layer, it is necessary to have a certain thickness.
Since the capacitance does not exceed a certain value, there is a limit to the luminance of light emitted each time. At present, in order to obtain a level of brightness that can be put to practical use, it is necessary to perform about 50,000 discharges per second.

一方、走査する電極数をn本とした時、ガスセ
ルに毎秒2Ra回の放電を行なわせるためには、電
圧パルスの繰返し周波数はnRa(Hz)となり、例
えば、128本の走査側電極を有するプラズマデイ
スプレイパネルを実用に供するためは前記周波数
Rnaは nRa=n・2Ra/2=128×50000/2=320(K
Hz) となり、プラズマデイスプレイパネルの現状での
駆動電圧が約140Vであることを考慮すると、駆
動回路に対し、高圧性、高速性という重荷をおわ
せることになる。
On the other hand, when the number of scanning electrodes is n, in order to cause the gas cell to discharge 2Ra times per second, the repetition frequency of the voltage pulse is nRa (Hz). In order to put the display panel into practical use, it is necessary to
Rna is nRa=n・2Ra/2=128×50000/2=320(K
Hz), and considering that the current drive voltage of plasma display panels is approximately 140V, this places a burden on the drive circuit to operate at high voltage and at high speed.

これを解消するために、従来、1組の高耐圧コ
ンプリメンタリートランジスタをその主要素とし
た駆動回路が提晶された。即ち、PNPトランジス
タとNPNトランジスタとを直列接続してスイツ
チングを行なわせパルス出力を得るというこの回
路構成は、500KHz以上の高速パルスが得られ、
しかも駆動回路自体による電力ロスが微少である
という点で非常に有用なものであつた。
In order to solve this problem, conventionally, a drive circuit having a set of high voltage complementary transistors as its main element has been proposed. In other words, this circuit configuration, in which a PNP transistor and an NPN transistor are connected in series to perform switching and obtain a pulse output, can obtain high-speed pulses of 500KHz or more.
Moreover, it was extremely useful in that the power loss caused by the drive circuit itself was minimal.

しかるに、プラズマデイスプレイパネルの大形
化要求の叫ばれる昨今、前記コンプリメンタリー
駆動回路はその弱点をさらけ出した。即ち、パネ
ルの大形化に伴い、走査側の一本の電極で定まる
ガスセルの数が増大し、ガスセルの数に比例した
電流を駆動回路は供給せねばならないこと、さら
にパネルの大形化はパネル内外の浮遊容量の増大
をもたらしたこと等により、駆動回路の出力イン
ピーダンスはきわめて低いことが要請されたが、
前記コンプリメンタリー駆動回路は抵抗器を介し
て出力を得る構造となつていること、トランジス
タの直流電流増幅率hFEに限度のあること等の理
由から、この要請に適合し得なかつた。
However, with the recent demand for larger plasma display panels, the weaknesses of the complementary drive circuit have been exposed. In other words, as the size of the panel increases, the number of gas cells defined by one electrode on the scanning side increases, and the drive circuit must supply a current proportional to the number of gas cells. Due to the increase in stray capacitance inside and outside the panel, the output impedance of the drive circuit was required to be extremely low.
The complementary drive circuit cannot meet this requirement because it has a structure in which the output is obtained through a resistor, and there is a limit to the direct current amplification factor h FE of the transistor.

本発明の目的は、大面積プラズマデイスプレイ
パネルを時分割法にて駆動すべく、出力インピー
ダンスがきわめて低く高圧かつ高速スイツチング
スピードの駆動回路を提供することにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a drive circuit with extremely low output impedance, high voltage, and high switching speed in order to drive a large-area plasma display panel in a time-division manner.

さらにまた、スイツチングに伴う内部電力ロス
の非常に少ないプラズマデイスプレイパネルの駆
動回路を提供することも本発明もうひとつの目的
である。
Furthermore, it is another object of the present invention to provide a drive circuit for a plasma display panel with very little internal power loss due to switching.

本発明は、放電可能なガス媒体を挾んで相対向
し、かつマトリクス状に配置された2組の電極群
より成り、各電極のガス媒体と接する表面が誘電
体層で覆われ、外部印加電圧が容量を介してガス
媒体と結合するよう構成されたプラズマデイスプ
レイパネルを時分割法により駆動すべき駆動回路
において、第一のPNPトランジスタと第一の
NPNトランジスタより成る第一のコンプリメン
タリートランジスタ対のコレクター同志が抵抗器
を介して接続され、第一のPNPトランジスタのエ
ミツターは高電位電源に接続され、前記第一の
NPNトランジスタのエミツターは低電位電源に
接続され、第一のコンプリメンタリートランジス
タ対の各ベースはそれぞれ容量器を介して同一パ
ルス信号源に接続され、さらに第二のPNPトラン
ジスタと第二のNPNトランジスタより成る第二
のコンプリメンタリートランジスタ対があり、第
二のPNPトランジスタのコレクターは前記低電位
電源に接続され、第二のNPNトランジスタのコ
レクターは前記高電位電源に接続され、第二の
PNPトランジスタのベースは第一のPNPトランジ
スタと抵抗器との節に接続され、第二のNPNト
ランジスタのベースは第一のNPNトランジスタ
と抵抗器との節に接続され、第二のコンプリメン
タリートランジスタ対のエミツター同志を接続し
てこの節から前記プラズマデイスプレイパネルの
各電極に印加すべきパルス電圧出力を取り出すよ
う構成することにより目的を達成したものであ
る。
The present invention consists of two sets of electrodes that face each other with a dischargeable gas medium in between and are arranged in a matrix, the surface of each electrode in contact with the gas medium is covered with a dielectric layer, and an externally applied voltage is applied. A first PNP transistor and a first
The collectors of a first complementary transistor pair consisting of NPN transistors are connected via a resistor, the emitter of the first PNP transistor is connected to a high potential power supply, and the first complementary transistor pair is connected to each other through a resistor.
The emitters of the NPN transistors are connected to a low potential power supply, the bases of each pair of first complementary transistors are connected to the same pulse signal source through capacitors, and the emitters of the second PNP transistor and the second NPN transistor There is a second complementary transistor pair consisting of a second PNP transistor whose collector is connected to said low potential power supply, a second NPN transistor whose collector is connected to said high potential power supply, and a second
The base of the PNP transistor is connected to the node between the first PNP transistor and the resistor, the base of the second NPN transistor is connected to the node between the first NPN transistor and the resistor, and the base of the second NPN transistor is connected to the node between the first NPN transistor and the resistor. The purpose is achieved by connecting the emitters of the plasma display panel and extracting the pulse voltage output to be applied to each electrode of the plasma display panel from this node.

次に図面を用いて詳細に説明する。 Next, it will be explained in detail using the drawings.

第1図は従来の高電圧、高速スイツチング形の
ドライバー回路をプラズマデイスプレイパネルに
接続した図である。図において、1は走査側電極
群の駆動回路群であり、2はデータ側電極群の駆
動回路群であるが、それぞれ走査信号発生器およ
びデータ信号発生器から供給される入力信号タイ
ミングが異なるのみで、構造は全く同一であるの
で、駆動回路1につき、動作を説明する。
FIG. 1 is a diagram showing a conventional high voltage, high speed switching type driver circuit connected to a plasma display panel. In the figure, 1 is a drive circuit group for the scanning-side electrode group, and 2 is a drive circuit group for the data-side electrode group, but they differ only in the input signal timings supplied from the scanning signal generator and the data signal generator. Since the structure is exactly the same, the operation of the drive circuit 1 will be explained.

まず、TTLレベルあるいはそれに準じた電圧
振幅の入力信号がハイレベルになると、ほぼ同時
にPNPトランジスタQ11はオフになり、NPN
トランジスタQ12はオンになるので、ドライバ
ー回路の出力端12は急峻にローレベルになり、
パネルからの電流を低電位電源(アース)に流し
落す。次に入力信号がローレベルになるとほぼ同
時にトランジスタQ11はオンになり、トランジ
スタQ12はオフになるので、出力端12は急峻
にハイレベルになり高電位電源(+V0)から抵抗
器R3を通してパネルへ電流を流し込む。
First, when an input signal with a voltage amplitude of TTL level or similar becomes high level, PNP transistor Q11 is turned off almost at the same time, and NPN
Since the transistor Q12 is turned on, the output terminal 12 of the driver circuit suddenly becomes a low level.
Flows the current from the panel to a low potential power source (earth). Next, when the input signal becomes low level, transistor Q11 turns on and transistor Q12 turns off almost at the same time, so the output terminal 12 suddenly becomes high level and goes from the high potential power supply (+V 0 ) to the panel through resistor R3. Inject current.

以上の動作モードから明らかなように、この回
路構成はコンプリメンタリートランジスタの一方
がオンになるとほぼ同時に他方がオフになるの
で、出力電圧の立上り、立下りが急峻であるとと
もに、Q11,Q12を通して高電位電源から低
電位電源へ直接流れ落ちる電流が非常に少ないの
で、電力の無駄がなく好ましいものである。
As is clear from the above operation modes, in this circuit configuration, when one of the complementary transistors turns on, the other turns off almost simultaneously, so the rise and fall of the output voltage are steep, and the output voltage is high through Q11 and Q12. Since the current flowing directly from the potential power source to the low potential power source is very small, there is no waste of power, which is preferable.

しかしながら、パネルが大形となり、要求され
る出力電流容量が大きくなるにつれ、トランジス
タオフ時に過渡的に現われるオン状態ストレージ
効果によりQ11とQ12が瞬間的に同時にオン
となつて破壊に至るのを防ぐために挿入されてい
る保護抵抗器R13による電圧降下のため、出力
端12に現われて電圧パルス波形は勾配が鈍り、
振幅が小さくなつてくる。さらには、トランジス
タのオン時のインピーダンスはカツプリング容量
器C11およびC12と、ベース抵抗R11およ
びR12とで決まるベース電流に依存するが、ベ
ース電流を増加してインピーダンスを下げようと
する試みは前述のオン時ストレージ時間の増長を
うながし、かえつて出力波形の鈍りと電力ロスの
増加となつて現われ失敗するので、インピーダン
スは極端には下げられず、コレクター・エミツタ
ー飽和電圧が大きくなり、いずれにせよ、出力電
圧振幅の減少を招く。
However, as panels become larger and the required output current capacity increases, it is necessary to prevent Q11 and Q12 from momentarily turning on at the same time due to the on-state storage effect that appears transiently when the transistor is off, resulting in destruction. Due to the voltage drop caused by the inserted protective resistor R13, the slope of the voltage pulse waveform appearing at the output terminal 12 becomes dull.
The amplitude becomes smaller. Furthermore, the impedance of a transistor when it is on depends on the base current determined by the coupling capacitors C11 and C12 and the base resistors R11 and R12. The impedance cannot be lowered to an extreme level, and the collector-emitter saturation voltage increases, causing an increase in the output waveform and an increase in power loss. This results in a decrease in voltage amplitude.

第1図の駆動回路において、コレクタ損失1W
程度の高耐圧トランジスタを使用した場合、抵抗
器R13の値はせいぜい500Ωまでしか下げられ
ず、ガスセルのピツチが1mmのプラズマデイスプ
レイパネルを駆動する場合、1回路で同時に放電
させ得るセルの数は50個が限度である。
In the drive circuit shown in Figure 1, the collector loss is 1W.
When using a transistor with a high withstand voltage, the value of resistor R13 can be lowered to 500Ω at most, and when driving a plasma display panel with a gas cell pitch of 1 mm, the number of cells that can be discharged simultaneously in one circuit is 50. number is the limit.

第2図に本発明の実施例を示す。 FIG. 2 shows an embodiment of the present invention.

第2図においては、3は走査側電極群の駆動回
路群であり、4はデータ側電極群の駆動回路群で
ある。一本のデータ側電極では、前述の時分割駆
動法の説明から明らかなごとく、ここを流れる放
電電流は高々1ガスセル分であり、従つてパネル
が大形化されても駆動回路4は第1図に示した従
来の構成で充分役割を果し得る。他方、走査側の
駆動回路3の構成は本発明によるところのもので
ある。
In FIG. 2, 3 is a drive circuit group for the scanning side electrode group, and 4 is a drive circuit group for the data side electrode group. As is clear from the explanation of the time-division driving method described above, in one data side electrode, the discharge current flowing therein is at most one gas cell, and therefore, even if the panel is enlarged, the drive circuit 4 is The conventional configuration shown in the figure is sufficient to fulfill the role. On the other hand, the configuration of the scanning side drive circuit 3 is according to the present invention.

この回路の動作につき次に述べる。まず、抵抗
器R23を介して直列に接続されたコンプリメン
タリートランジスタ対Q21,Q22が容量器C
21,C22を介して印加される走査信号により
交互にオン・オフを繰返すことは、第1図の説明
にて述べた内容と全く同一である。しかるに本駆
動回路ではPNPトランジスタQ23とNPNトラ
ンジスタQ24が追加される。今、Q21がオ
フ、Q22がオンとなつた場合、節23と節24
はローレベルとなり、Q23はオフ、Q24はオ
ンとなり出力端22はローレベルとなりパネルか
らの電流を低電位電源に落とす。Q24はエミツ
ターフオロワーとして使用されているので、出力
端22→Q24エミツター→Q24ベース→R2
3→Q22→低電位電源の経路で流れる電流、こ
れはほぼR23で決まるが、即ちQ24のベース
電流のhFE倍の電流を出力端から低電位電源に流
し落とすことができる。次にQ21がオン、Q2
2がオフとなつた場合には、Q23がオン、Q2
4がオフとなつて、Q23を通してR23で決ま
る電流のhFE倍の電流を高電位電源からパネルに
流し出すことができる。
The operation of this circuit will be described next. First, a complementary transistor pair Q21 and Q22 connected in series via a resistor R23 connects to a capacitor C
21 and C22, which is alternately turned on and off by the scanning signals applied through C22, is exactly the same as described in the explanation of FIG. However, in this drive circuit, a PNP transistor Q23 and an NPN transistor Q24 are added. Now, if Q21 is off and Q22 is on, nodes 23 and 24
becomes low level, Q23 is turned off, Q24 is turned on, and the output terminal 22 becomes low level, dropping the current from the panel to the low potential power supply. Since Q24 is used as an emitter follower, output terminal 22 → Q24 emitter → Q24 base → R2
The current flowing in the path 3→Q22→low potential power supply, which is approximately determined by R23, can flow down from the output terminal to the low potential power supply, which is h FE times the base current of Q24. Next, Q21 is on, Q2
2 is off, Q23 is on, Q2
4 is turned off, allowing a current h FE times the current determined by R23 to flow from the high potential power supply to the panel through Q23.

即ち、第2図の駆動回路3の出力インピーダン
スは第1図の従来の回路に比較し1/hFEまで低下せ しめられた。前出のガスセルピツチ1mmのプラズ
マデイスプレイパネルを駆動するに繰返し周波数
400KHzなる高速パルスを入力した条件のもと
で、512個のセルを同時に放電発光させ得るのは
当然の結果である。
That is, the output impedance of the drive circuit 3 shown in FIG. 2 has been lowered to 1/h FE compared to the conventional circuit shown in FIG. The repetition frequency of the gas cell described above to drive the 1mm plasma display panel.
It is a natural result that 512 cells can be discharged and emitted at the same time under the conditions of inputting a high-speed pulse of 400KHz.

さらに特筆すべきは、バツフアトランジスタQ
23およびQ24のベースはそれぞれR23の両
端にたすきがけ状に接続されているので、スイツ
チングの過渡期にR23の微かな電圧降下のおか
げで、Q23とQ24のオン、オフするタイミン
グがずれ、同時にオン状態となつてトランジスタ
を破壊する恐れはないことである。
What is also noteworthy is that the buffer transistor Q
The bases of Q23 and Q24 are connected across each other to both ends of R23, so during the transition period of switching, due to the slight voltage drop across R23, the timing at which Q23 and Q24 turn on and off is shifted, causing them to turn on at the same time. There is no risk of the transistor becoming damaged.

第3図は本発明の他の実施例である。この回路
構成は第2図の駆動回路3に、ダイオードD1,
D2を追加したもので、スイツチング過渡期に、
Q23あるいはQ24のベース・エミツター間に
逆バイアスがかかり、hFEの低下等のトランジス
タの劣化を防止し、回路の信頼性を高める役割を
果している。
FIG. 3 shows another embodiment of the invention. This circuit configuration includes a diode D1, a diode D1,
With the addition of D2, during the switching transition period,
A reverse bias is applied between the base and emitter of Q23 or Q24, which plays the role of preventing transistor deterioration such as a drop in hFE and increasing the reliability of the circuit.

以上のごとく、本発明によれば、ガスセルピツ
チ1mmの場合512×160程度のセル数を有する大面
積プラズマデイスプレイパネルを時分割法にて駆
動し得る出力インピーダンスのきわめて低く、電
力ロスの非常に少ない効率の良い駆動回路が得ら
れる。
As described above, according to the present invention, when the gas cell pitch is 1 mm, a large-area plasma display panel having a cell count of about 512 x 160 can be driven in a time-division manner with extremely low output impedance and efficiency with extremely low power loss. A good drive circuit can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の高電圧、高速スイツチング形の
駆動回路図であり、第2図は本発明の一実施例を
示す図であり、第3図は本発明の他の実施例を示
す図である。
FIG. 1 is a diagram of a conventional high-voltage, high-speed switching type drive circuit, FIG. 2 is a diagram showing one embodiment of the present invention, and FIG. 3 is a diagram showing another embodiment of the present invention. be.

Claims (1)

【特許請求の範囲】[Claims] 1 放電可能なガス媒体を挾んで相対向し、かつ
マトリクス状に配置された2組の電極群より成
り、各電極のガス媒体と接する表面が誘電体層で
覆われ、外部印加電圧が容量を介してガス媒体と
結合するよう構成されたプラズマデイスプレイパ
ネルを時分割駆動法により駆動すべき駆動回路に
おいて、第一のPNPトランジスタと第一のNPN
トランジスタより成る第一のコンプリメンタリー
トランジスタ対のコレクター同志が抵抗器を介し
て接続され、前記第一のPNPトランジスタのエミ
ツターは高電位電源に接続され、前記第一の
NPNトランジスタのエミツタは低電位電源に接
続され、第一のコンプリメンタリートランジスタ
対の各ベースはそれぞれ容量器を介して同一パル
ス信号源に接続され、さらに第二のPNPトランジ
スタと第二のNPNトランジスタより成る第二の
コンプリメンタリートランジスタ対を設け、前記
第二のPNPトランジスタのコレクターは前記低電
位電源に接続され、前記第二のNPNトランジス
タのコレクタは前記高電位電源に接続され、前記
第二のPNPトランジスタのベースは前記第一の
PNPトランジスタと抵抗器との節に接続され、前
記第二のNPNトランジスタのベースは前記第一
のNPNトランジスタと抵抗器との節に接続さ
れ、前記第二のコンプリメンタリートランジスタ
対のエミツタ同志を接続してこの節から前記プラ
ズマデイスプレイパネルの各電極に印加すべきパ
ルス電圧出力を取り出すよう構成したことを特徴
とするプラズマデイスプレイパネルの駆動回路。
1 Consists of two sets of electrodes arranged in a matrix, facing each other with a dischargeable gas medium in between, and the surface of each electrode in contact with the gas medium is covered with a dielectric layer, and the externally applied voltage increases the capacitance. In a driving circuit for driving a plasma display panel in a time-sharing driving manner, the plasma display panel is configured to be coupled to a gas medium through a first PNP transistor and a first NPN transistor.
The collectors of a first complementary pair of transistors are connected via a resistor, the emitter of the first PNP transistor is connected to a high potential power supply, and the emitter of the first PNP transistor is connected to a high potential power supply.
The emitters of the NPN transistors are connected to a low potential power source, the bases of each pair of first complementary transistors are connected to the same pulse signal source through capacitors, and a second complementary transistor pair comprising: a collector of the second PNP transistor connected to the low potential power supply; a collector of the second NPN transistor connected to the high potential power supply; The base of the transistor is the first
The base of the second NPN transistor is connected to the node between the PNP transistor and the resistor, and the emitters of the second complementary transistor pair are connected to each other. A driving circuit for a plasma display panel, characterized in that the pulse voltage output to be applied to each electrode of the plasma display panel is extracted from this node.
JP12809776A 1976-10-25 1976-10-25 Driving circuit of plasma display panel Granted JPS5353226A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12809776A JPS5353226A (en) 1976-10-25 1976-10-25 Driving circuit of plasma display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12809776A JPS5353226A (en) 1976-10-25 1976-10-25 Driving circuit of plasma display panel

Publications (2)

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JPS5353226A JPS5353226A (en) 1978-05-15
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