JPS61237515A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS61237515A JPS61237515A JP60077829A JP7782985A JPS61237515A JP S61237515 A JPS61237515 A JP S61237515A JP 60077829 A JP60077829 A JP 60077829A JP 7782985 A JP7782985 A JP 7782985A JP S61237515 A JPS61237515 A JP S61237515A
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- mos transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８ＬＳＩにおけるインバータ回路に関し
、特に入力回路などのスレッショルド電圧の設定に関す
る回路に関する。
、特に入力回路などのスレッショルド電圧の設定に関す
る回路に関する。
従来、この種の相補型ＭＯ８のインバータ回路は、その
１例を第５図に示すように、電源端子間にＰチャネルの
ＭＯＳトランジスタ１とＮチャネルのＭＯＳトランジス
タ２を継続的に接続し、ＰチャネルのＭＯＳトランジス
タ１のゲートとＮチャネルのＭＯＳトランジスタ２のゲ
ートを入力端子４に接続し、ＰチャネルのＭＯＳトラン
ジスタ１のドレインとＮチャネルのＭＯＳトランジスタ
２のドレインを出力端子５に接続している構成であって
、入力端子４の電圧が、スレッショルド電圧と高電圧電
源６の電圧とのあいだの時、出力端子５の電圧は、低電
圧電源７の電圧となり入力端子４の電圧がスレッショル
ド電圧と低電圧電源７の電圧とのあいだの時出力端子５
の電圧は、高電圧電源６の電圧となるので、入力信号の
反転信号を出力することができる。そのスレッショルド
電圧は、ＰチャネルのＭＯＳトランジスタ１とＮチャネ
ルのＭＯＳトランジスタ２のトランジスタサイズによっ
て決定する。いま次のように仮定する。
１例を第５図に示すように、電源端子間にＰチャネルの
ＭＯＳトランジスタ１とＮチャネルのＭＯＳトランジス
タ２を継続的に接続し、ＰチャネルのＭＯＳトランジス
タ１のゲートとＮチャネルのＭＯＳトランジスタ２のゲ
ートを入力端子４に接続し、ＰチャネルのＭＯＳトラン
ジスタ１のドレインとＮチャネルのＭＯＳトランジスタ
２のドレインを出力端子５に接続している構成であって
、入力端子４の電圧が、スレッショルド電圧と高電圧電
源６の電圧とのあいだの時、出力端子５の電圧は、低電
圧電源７の電圧となり入力端子４の電圧がスレッショル
ド電圧と低電圧電源７の電圧とのあいだの時出力端子５
の電圧は、高電圧電源６の電圧となるので、入力信号の
反転信号を出力することができる。そのスレッショルド
電圧は、ＰチャネルのＭＯＳトランジスタ１とＮチャネ
ルのＭＯＳトランジスタ２のトランジスタサイズによっ
て決定する。いま次のように仮定する。
ＶＴＰ ：ＰチャネルのＭＯＳトランジスタ１における
スレッシミルド電圧、 ＶＴＮ ：ＮチャネルのＭＯＳトランジスタ２におけ
るスレッシミルド電圧、 Ｉｏｓｐ：ＰチャネルのＭＯ８Ｉ−ランジスタ１におけ
るドレイン・ソース間電流、 ＩＤ３Ｎ：ＮチャネルのＭＯ８Ｉ−ランジスタ２におけ
るドレイン・ソース間電流、 Ｖｘｐｔ ：入力端子の電圧、 ＶＯＵＴ ：出力端子の電圧、 ｗｐ：ｐチャネルのＭＯ８Ｉ−ランジスタ１のゲート幅
、 ＷＮ ：ＮチャネルのＭＯＳトランジスタ２のゲート
幅、 ＬＰ ：ＰチャネルのＭＯＳトランジスタ１のゲー
ト長、 ＬＮ ：ＮチャネルのＭＯＳトランジスタ２のゲート
長、 ＶＧ３Ｐ：ＰチャネルのＭＯＳトランジスタ１における
ゲート・ソース間電圧、 ＶＧ８Ｎ：ＮチャネルのＭＯＳトランジスタ２における
ゲート・ソース間電圧。
スレッシミルド電圧、 ＶＴＮ ：ＮチャネルのＭＯＳトランジスタ２におけ
るスレッシミルド電圧、 Ｉｏｓｐ：ＰチャネルのＭＯ８Ｉ−ランジスタ１におけ
るドレイン・ソース間電流、 ＩＤ３Ｎ：ＮチャネルのＭＯ８Ｉ−ランジスタ２におけ
るドレイン・ソース間電流、 Ｖｘｐｔ ：入力端子の電圧、 ＶＯＵＴ ：出力端子の電圧、 ｗｐ：ｐチャネルのＭＯ８Ｉ−ランジスタ１のゲート幅
、 ＷＮ ：ＮチャネルのＭＯＳトランジスタ２のゲート
幅、 ＬＰ ：ＰチャネルのＭＯＳトランジスタ１のゲー
ト長、 ＬＮ ：ＮチャネルのＭＯＳトランジスタ２のゲート
長、 ＶＧ３Ｐ：ＰチャネルのＭＯＳトランジスタ１における
ゲート・ソース間電圧、 ＶＧ８Ｎ：ＮチャネルのＭＯＳトランジスタ２における
ゲート・ソース間電圧。
飽和領域のショックレーの式より
式（１）１式（２）においてよりｓｐ ＝ よりＳＮ＋
”Ｏ８Ｐ ＝ ｖｌ）Ｄ−Ｖａｓ＋ｖ オヨヒＶＴＣ
＝ ＶｒＮ＝ＶＧ３Ｎ＝ Ｙｏｕｒ （７’、：だし、
ｖＴｃ：スレッショルド電圧）とすると、スレッシ薯ル
ド電圧は、 で表わされる。
”Ｏ８Ｐ ＝ ｖｌ）Ｄ−Ｖａｓ＋ｖ オヨヒＶＴＣ
＝ ＶｒＮ＝ＶＧ３Ｎ＝ Ｙｏｕｒ （７’、：だし、
ｖＴｃ：スレッショルド電圧）とすると、スレッシ薯ル
ド電圧は、 で表わされる。
いま、電源電圧５．Ｏｖでスレッショルド電圧を１．３
ｖに設定しようとする時のＭＯＳ）、ランジスタのサイ
ズ設計計算例は、式（３）より、となり、 ｖＤＤ＝５．０ Ｃｖ）ｔ ｖＴＰ：ｖＴＮ：１．０Ｃ
ｖ）＃ ｖＴｃ：１．３ｖを代入すると、 ＢＮ／ＢＰ＝８１．０ となる。ここでＢＮ、Ｂ、は、それぞれ、Ｂｓ ＝ Ｋ
Ｎ ｘ ＷＮ／ＬＮ （５）Ｂｐ ＝ Ｋｐ
ｘ Ｗｐ／Ｌｐ （６）で表わされ、ＫＮ
およびＫｐはゲート電極の金属の種類、ゲート絶縁物の
種類と厚さ、基板シリコン中の不純物濃度およびソース
七基板間の電位差などによって決まる定数で、このバラ
ツキを考慮に入れるとすると一般的に±３０％のバラツ
キで計算した場合、 ＢＮ／ＢＰ＝１．３ ／ ０．７ Ｘ ８１．Ｏ＝ １
５０．４となり、ＰチャネルのＭＯＳトランジスタｌの
サイズとＮチャネルのＭＯＳトランジスタ２のサイズの
差が大きくなる。
ｖに設定しようとする時のＭＯＳ）、ランジスタのサイ
ズ設計計算例は、式（３）より、となり、 ｖＤＤ＝５．０ Ｃｖ）ｔ ｖＴＰ：ｖＴＮ：１．０Ｃ
ｖ）＃ ｖＴｃ：１．３ｖを代入すると、 ＢＮ／ＢＰ＝８１．０ となる。ここでＢＮ、Ｂ、は、それぞれ、Ｂｓ ＝ Ｋ
Ｎ ｘ ＷＮ／ＬＮ （５）Ｂｐ ＝ Ｋｐ
ｘ Ｗｐ／Ｌｐ （６）で表わされ、ＫＮ
およびＫｐはゲート電極の金属の種類、ゲート絶縁物の
種類と厚さ、基板シリコン中の不純物濃度およびソース
七基板間の電位差などによって決まる定数で、このバラ
ツキを考慮に入れるとすると一般的に±３０％のバラツ
キで計算した場合、 ＢＮ／ＢＰ＝１．３ ／ ０．７ Ｘ ８１．Ｏ＝ １
５０．４となり、ＰチャネルのＭＯＳトランジスタｌの
サイズとＮチャネルのＭＯＳトランジスタ２のサイズの
差が大きくなる。
上述した従来のインバータ回路は、計算例よりスレッシ
ョルド電圧を大きくまたは、小さくする際Ｐチャネルと
ＮチャネルのＭＯ８Ｉ−ランジスタ１と２のサイズの差
が大きくなり、マスク図面に占める面積が大きくなる。
ョルド電圧を大きくまたは、小さくする際Ｐチャネルと
ＮチャネルのＭＯ８Ｉ−ランジスタ１と２のサイズの差
が大きくなり、マスク図面に占める面積が大きくなる。
それによって、ＭＯ８Ｌ８Ｉのチップサイズが大きくな
り価格が高くなる。また、ゲート容量およびドレイン容
量が大きくなるので動作スピードが遅くなるという欠点
がある。
り価格が高くなる。また、ゲート容量およびドレイン容
量が大きくなるので動作スピードが遅くなるという欠点
がある。
本発明は、ＰチャネルとＮチャネルのＭＯＳトランジス
タのサイズの差を大きくすることなく回路のスレッショ
ールド電圧を調節し、もってＭＯ８ＬＳＩのチップサイ
ズを小さくし、Ｍ Ｏ８Ｌ ＳＩの価格を安くすること
と、ゲート容量およびドレイン容量を小さくし動作スピ
ードを速くするということを目的とする。
タのサイズの差を大きくすることなく回路のスレッショ
ールド電圧を調節し、もってＭＯ８ＬＳＩのチップサイ
ズを小さくし、Ｍ Ｏ８Ｌ ＳＩの価格を安くすること
と、ゲート容量およびドレイン容量を小さくし動作スピ
ードを速くするということを目的とする。
本発明は、互いに異なるチャネルの２個のＭＯＳトラン
ジスタを継続的に接続したインバータ回路において、そ
の２個のＭＯＳトランジスタのどちらか一方と電源端子
とのあいだに、ゲートとドレインとを直接接続したＭＯ
Ｓトランジスタを直列に接続した構成を有している。
ジスタを継続的に接続したインバータ回路において、そ
の２個のＭＯＳトランジスタのどちらか一方と電源端子
とのあいだに、ゲートとドレインとを直接接続したＭＯ
Ｓトランジスタを直列に接続した構成を有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
ＰチャネルのＭＯＳトランジスタ１およびＮチャネルの
ＭＯＳトランジスタ２のゲートは入力端子４に接続し、
ドレインは出力端子５に接続し、ＮチャネルのＭＯＳト
ランジスタ２のソースは低電圧源端子７に接続し、Ｐチ
ャネルのＭＯＳトランジスタ２のソースはＰチャネルの
ＭＯＳトランジスタ３のゲートおよびドレインに接続し
、ＰチャネルのＭＯＳトランジスタ３のソースは高電圧
電源端子６に接続した構成となっている。入力端子４の
電圧が、スレッショルド電圧より高電圧であれば、出力
端子５の電圧は、低電圧源端子７の電圧となり入力端子
４の電圧がスレッショルド電圧より低電圧であれば、出
力端子５の電圧は、高電圧源端子６の電圧となる。その
スレッシ１゛ルド電圧は、ＰチャネルのＭＯＳトランジ
スタ１，３とＮチャネルのＭＯＳトランジスタ２のトラ
ンジスタサイズによって決定する。
ＭＯＳトランジスタ２のゲートは入力端子４に接続し、
ドレインは出力端子５に接続し、ＮチャネルのＭＯＳト
ランジスタ２のソースは低電圧源端子７に接続し、Ｐチ
ャネルのＭＯＳトランジスタ２のソースはＰチャネルの
ＭＯＳトランジスタ３のゲートおよびドレインに接続し
、ＰチャネルのＭＯＳトランジスタ３のソースは高電圧
電源端子６に接続した構成となっている。入力端子４の
電圧が、スレッショルド電圧より高電圧であれば、出力
端子５の電圧は、低電圧源端子７の電圧となり入力端子
４の電圧がスレッショルド電圧より低電圧であれば、出
力端子５の電圧は、高電圧源端子６の電圧となる。その
スレッシ１゛ルド電圧は、ＰチャネルのＭＯＳトランジ
スタ１，３とＮチャネルのＭＯＳトランジスタ２のトラ
ンジスタサイズによって決定する。
＠１図において、２個のＰチャネルＭＯＳトランジスタ
１，３のサイズを同じとすると。
１，３のサイズを同じとすると。
Ｖｏｓｐ ＝ （ＶＤｎ −ＶＴＣ）／２ＶＧ３Ｎ ＝
ＶＴＣ である。シｌツクレーの式より、スレッショルド電圧は で表わされる。
ＶＴＣ である。シｌツクレーの式より、スレッショルド電圧は で表わされる。
いま、電源電圧５、ＱＶでスレッショルド電圧を１．３
ｖに設定しようとする時のＭＯＳトランジスタのサイズ
設計計算例は、式（５）よりで、ＶＤＤ＝５．０（Ｖ）
ＶＴＰ＝ＶＴＮ＝１．０（Ｖ）ＩＶｒｃ ＝ １．
３ Ｖを代入すると ＢＮ／ＢＰ ＝ ８．０３ となり、ＫｓおよびＫｐのバラツキを考慮に入れ５一般
的に±３０％のバラツキで計算すると、ＢＮ／ＢＰ ＝
１．３１０．７ Ｘ ８．０３ ＝ １４．９となり
、マスク設計上困難な値とはならない。
ｖに設定しようとする時のＭＯＳトランジスタのサイズ
設計計算例は、式（５）よりで、ＶＤＤ＝５．０（Ｖ）
ＶＴＰ＝ＶＴＮ＝１．０（Ｖ）ＩＶｒｃ ＝ １．
３ Ｖを代入すると ＢＮ／ＢＰ ＝ ８．０３ となり、ＫｓおよびＫｐのバラツキを考慮に入れ５一般
的に±３０％のバラツキで計算すると、ＢＮ／ＢＰ ＝
１．３１０．７ Ｘ ８．０３ ＝ １４．９となり
、マスク設計上困難な値とはならない。
いま、第１図は、互いに異なる２個のＭＯＳトランジス
タを縦続的に接続したインバータ回路において、Ｐチャ
ネルのＭＯＳトランジスタ１と高電圧電源端子６とのあ
いだにゲートとドレインを直接接続したＰチャネルのＭ
ＯＳトランジスタ３を直列に接続したことによって、ス
レッショルド電圧を低電圧にする一実施例であって、第
２図のようにＮチャネルのＭＯＳトランジスタ２と低電
圧電源端子７とのあいだに、ゲートとドレインを直接接
続したＮチャネルのＭＯＳトランジスタ８を直列に接続
し、それによって、スレッショルド電圧を高電圧にする
ことも可能である。また、第１図においてＰチャネルの
ＭＯＳトランジスタ１のバックゲートは、Ｐチャネルの
ＭＯＳ１−ランジスタ３のドレインに接続しても同様の
効果を得ることができ、第２図においてもＮチャネルの
ＭＯＳトランジスタ２のバックゲートをＮチャネルのＭ
ＯＳトランジスタ８のドレインに接続しても同様の効果
を得ることができる。
タを縦続的に接続したインバータ回路において、Ｐチャ
ネルのＭＯＳトランジスタ１と高電圧電源端子６とのあ
いだにゲートとドレインを直接接続したＰチャネルのＭ
ＯＳトランジスタ３を直列に接続したことによって、ス
レッショルド電圧を低電圧にする一実施例であって、第
２図のようにＮチャネルのＭＯＳトランジスタ２と低電
圧電源端子７とのあいだに、ゲートとドレインを直接接
続したＮチャネルのＭＯＳトランジスタ８を直列に接続
し、それによって、スレッショルド電圧を高電圧にする
ことも可能である。また、第１図においてＰチャネルの
ＭＯＳトランジスタ１のバックゲートは、Ｐチャネルの
ＭＯＳ１−ランジスタ３のドレインに接続しても同様の
効果を得ることができ、第２図においてもＮチャネルの
ＭＯＳトランジスタ２のバックゲートをＮチャネルのＭ
ＯＳトランジスタ８のドレインに接続しても同様の効果
を得ることができる。
それに、第１図において、ＰチャネルのＭＯＳトランジ
スタ３はＮチャネルのＭＯＳトランジスタでもよく、そ
の場合、バックゲートは、ＰチャネルのＭＯＳトランジ
スタ１のソースかまたは。
スタ３はＮチャネルのＭＯＳトランジスタでもよく、そ
の場合、バックゲートは、ＰチャネルのＭＯＳトランジ
スタ１のソースかまたは。
低電圧電源端子７のどちらに接続しても、同様にスレッ
シ１ルド電圧を低電圧にすることができ、第２図におい
ても、ＮチャネルのＭＯＳトランジスタ８を同様にして
、スレッショルド電圧を高電圧にすることができる。
シ１ルド電圧を低電圧にすることができ、第２図におい
ても、ＮチャネルのＭＯＳトランジスタ８を同様にして
、スレッショルド電圧を高電圧にすることができる。
また、第３図のようにＰチャネルのＭＯ８Ｉ−ランジス
タ１と高電圧電源端子６とのあいだに、ゲートとドレイ
ンを直接接続した２個のＰチャネルのＭＯＳトランジス
タ３．１０を直列に接続した場合についても同様の効果
を得るこきができる。
タ１と高電圧電源端子６とのあいだに、ゲートとドレイ
ンを直接接続した２個のＰチャネルのＭＯＳトランジス
タ３．１０を直列に接続した場合についても同様の効果
を得るこきができる。
この場合、ＰチャネルのＭＯＳトランジスタ１゜３．！
０のバックゲートについては高電圧電源端子６に接続す
るかそれ以外に接続するかは任意とする。同様に第４図
のように接続しても同じ効果を得ることができる。また
、第３図、第４図においてＰチャネルのＭＯ８Ｉ−ラン
ジスタ３，１０、ＮチャネルのＭＯＳトランジスタ８，
９に少くとも１つ以上のトランジスタを直列接続に追加
しても同様の効果を得る。
０のバックゲートについては高電圧電源端子６に接続す
るかそれ以外に接続するかは任意とする。同様に第４図
のように接続しても同じ効果を得ることができる。また
、第３図、第４図においてＰチャネルのＭＯ８Ｉ−ラン
ジスタ３，１０、ＮチャネルのＭＯＳトランジスタ８，
９に少くとも１つ以上のトランジスタを直列接続に追加
しても同様の効果を得る。
以上説明したように、本発明は従来のインバータ回路に
おいてＭＯＳトランジスタのゲートとドレインとを直接
接続したものを直列に接続することにより、スレッショ
ルド電圧を大きくあるいは小さくすることができる。そ
れに、従来技術に比らべＭＯＳトランジスタのサイズが
小さくとれるので、チップサイズを小さくすることがで
き、それにより、ＭＯ８ＬＳＨの価格で安くなる。また
。
おいてＭＯＳトランジスタのゲートとドレインとを直接
接続したものを直列に接続することにより、スレッショ
ルド電圧を大きくあるいは小さくすることができる。そ
れに、従来技術に比らべＭＯＳトランジスタのサイズが
小さくとれるので、チップサイズを小さくすることがで
き、それにより、ＭＯ８ＬＳＨの価格で安くなる。また
。
ゲート容量およびドレイン容量が小さくなるので動作ス
ピードも速くなるという効果がある。
ピードも速くなるという効果がある。
＠１図乃至第４図は、それぞれ本発明のインバータ回路
の実施例の回路図である。第５図は、従来のインバータ
回路の回路図である。 １・・・・・・ＰチャネルのＭＯＳトランジスタ、２・
・・・・・ＮチャネルのＭＯＳトランジスタ、３・・・
・・・ＰチャネルのＭＯＳトランジスタ、４・・・・・
・入力端子、５・・・・・・出力端子、６・・・・・・
高電圧電源端子、７・旧・・低電圧電源端子、８・・・
・・・ＮチャネルのΔ、１０Ｂトランジスタ、９・・・
・・・ｒ４チャネルのＭＯＳトランジスタ、１０・・・
・・・ＰチャネルのＭＯＳトランジスタ。
の実施例の回路図である。第５図は、従来のインバータ
回路の回路図である。 １・・・・・・ＰチャネルのＭＯＳトランジスタ、２・
・・・・・ＮチャネルのＭＯＳトランジスタ、３・・・
・・・ＰチャネルのＭＯＳトランジスタ、４・・・・・
・入力端子、５・・・・・・出力端子、６・・・・・・
高電圧電源端子、７・旧・・低電圧電源端子、８・・・
・・・ＮチャネルのΔ、１０Ｂトランジスタ、９・・・
・・・ｒ４チャネルのＭＯＳトランジスタ、１０・・・
・・・ＰチャネルのＭＯＳトランジスタ。
Claims (1)
- 互いに異なるチャネルの２個のＭＯＳトランジスタを継
続的に接続したインバータ回路において、前記２個のＭ
ＯＳトランジスタのどちらか一方と、電源端子とのあい
だにゲートとドレインを直接接続した少なくとも１つ以
上のＭＯＳトランジスタを直列に接続したことを特徴と
するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077829A JPS61237515A (ja) | 1985-04-12 | 1985-04-12 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077829A JPS61237515A (ja) | 1985-04-12 | 1985-04-12 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237515A true JPS61237515A (ja) | 1986-10-22 |
Family
ID=13644928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077829A Pending JPS61237515A (ja) | 1985-04-12 | 1985-04-12 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237515A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235746A (ja) * | 1992-02-21 | 1993-09-10 | Fujitsu Ltd | Ｃｍｏｓゲート |
| JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
| US7750705B2 (en) | 2003-06-30 | 2010-07-06 | Yamatake Corporation | Interface circuit |
| US7821508B2 (en) | 2005-07-25 | 2010-10-26 | Samsung Electronic Co., Ltd. | Display device and driving device and driving method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS566541A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Semiconductor logic circuit |
| JPS5864828A (ja) * | 1981-10-14 | 1983-04-18 | Toshiba Corp | Ｃｍｏｓ論理回路装置 |
| JPS58129830A (ja) * | 1982-01-28 | 1983-08-03 | Nippon Telegr & Teleph Corp <Ntt> | 変換回路 |
| JPS59108426A (ja) * | 1982-11-24 | 1984-06-22 | ゼネラル・エレクトリック・カンパニイ | 結合用中間回路 |
-
1985
- 1985-04-12 JP JP60077829A patent/JPS61237515A/ja active Pending
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| JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
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