JPH0435224A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0435224A JPH0435224A JP2137372A JP13737290A JPH0435224A JP H0435224 A JPH0435224 A JP H0435224A JP 2137372 A JP2137372 A JP 2137372A JP 13737290 A JP13737290 A JP 13737290A JP H0435224 A JPH0435224 A JP H0435224A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000005669 field effect Effects 0.000 claims abstract description 13
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体装置に関し、特にデータ出力回路に関す
る。
る。
［従来の技術］
従来この種の半導体装置は、データ出力回路としてイン
バータを用いていた。
バータを用いていた。
第２図は従来例のデータ出力回路を示す。図中、ＩＮは
データ入力節点、ＯＵＴはデータ出力節点、ＱＰはＰチ
ャネル型ＭＯＳ電界効果トランジスタ（以下、ＦＥＴと
称す）、ＱＮはＮチャネル型ＭＯＳＦＥＴ、ＶＣＣは電
源線、ＧＮＤは接地線である。
データ入力節点、ＯＵＴはデータ出力節点、ＱＰはＰチ
ャネル型ＭＯＳ電界効果トランジスタ（以下、ＦＥＴと
称す）、ＱＮはＮチャネル型ＭＯＳＦＥＴ、ＶＣＣは電
源線、ＧＮＤは接地線である。
このようなデータ出力回路において、データ入力節点Ｉ
Ｎが高レベル（以下、 ｔｔ Ｈ＄１と称す）になると
、Ｐチャネル型ＭＯＳＦＥＴＱＰがオフ、Ｎチャネル型
ＭＯＳ Ｆ Ｅ Ｔ ＱＮがオンとなり、データ出力節
点ＯＵＴはＮチャネル型ＭＯＳＦＥＴＱＮを介して接地
線ＧＮＤに接続されるので、接地レベルすなわちＯＶと
なる。一方、データ入力節点ＩＮが低レベル（以下、
′Ｌ”と称す）になると、Ｐチャネル型ＭＯＳＦＥＴＱ
Ｐがオン、Ｎチャネル型ＭＯＳ Ｆ Ｅ Ｔ ＱＮがオ
フとなり、データ出力節点ＯＵＴはＰチャネル型ＭＯＳ
ＦＥＴＱＰを介して電源線■ＣＣに接続されるので、電
源レベル（以下、ＶＣＣと称す）となる。このように従
来のデータ出力回路では、Ｐチャネル型及びＮチャネル
型のＭＯＳＦＥＴからなるインバータにより、１ビツト
の入力に対してＯＶと■ＣＣレベルを出力していた。
Ｎが高レベル（以下、 ｔｔ Ｈ＄１と称す）になると
、Ｐチャネル型ＭＯＳＦＥＴＱＰがオフ、Ｎチャネル型
ＭＯＳ Ｆ Ｅ Ｔ ＱＮがオンとなり、データ出力節
点ＯＵＴはＮチャネル型ＭＯＳＦＥＴＱＮを介して接地
線ＧＮＤに接続されるので、接地レベルすなわちＯＶと
なる。一方、データ入力節点ＩＮが低レベル（以下、
′Ｌ”と称す）になると、Ｐチャネル型ＭＯＳＦＥＴＱ
Ｐがオン、Ｎチャネル型ＭＯＳ Ｆ Ｅ Ｔ ＱＮがオ
フとなり、データ出力節点ＯＵＴはＰチャネル型ＭＯＳ
ＦＥＴＱＰを介して電源線■ＣＣに接続されるので、電
源レベル（以下、ＶＣＣと称す）となる。このように従
来のデータ出力回路では、Ｐチャネル型及びＮチャネル
型のＭＯＳＦＥＴからなるインバータにより、１ビツト
の入力に対してＯＶと■ＣＣレベルを出力していた。
［発明が解決しようとする課題］
この従来の半導体装置では、１ビツトの入力に対し１個
の出力節点すなわち１本の出力配線を必要とするため、
多ビットのデータをチップ内部で転送するためには、配
線領域の面積が大きくなり、高集積化の障害とな′ると
いう問題点があった。
の出力節点すなわち１本の出力配線を必要とするため、
多ビットのデータをチップ内部で転送するためには、配
線領域の面積が大きくなり、高集積化の障害とな′ると
いう問題点があった。
［課題を解決するための手段］
本発明の半導体装置は、第１の入力節点と第２の入力節
点を入力とする２入力ＮＡＮＤゲートと、第１の入力節
点と第２の入力節点を入力とする２入力ＮＯＲゲートと
、電源線と出力節点との間に接続されて２入力ＮＡＮＤ
ゲートの出力がゲートに入力される第１０Ｐチャネル型
ＭＯＳ電界効果トランジスタと、第１のＰチャネル型Ｍ
ＯＳ電界効果トランジスタと並列に電源線と出力節点と
の間に接続されて第１の入力節点がゲートに入力される
第１ＯＮチャネル型ＭＯＳ電界効果トランジスタと、接
地線と出力節点との間に接続されて２入力ＮＯＲゲート
の出力がゲートに入力される第２ＯＮチャネル型ＭＯＳ
電界効果トランジスタと、第２ＯＮチャネル型ＭＯＳ電
界効果トランジスタと並列に接地線と出力節点との間に
接続されて第１の入力節点がゲートに入力される第２の
Ｐチャネル型ＭＯＳ電界効果トランジスタとを備えたこ
とを特徴とする。
点を入力とする２入力ＮＡＮＤゲートと、第１の入力節
点と第２の入力節点を入力とする２入力ＮＯＲゲートと
、電源線と出力節点との間に接続されて２入力ＮＡＮＤ
ゲートの出力がゲートに入力される第１０Ｐチャネル型
ＭＯＳ電界効果トランジスタと、第１のＰチャネル型Ｍ
ＯＳ電界効果トランジスタと並列に電源線と出力節点と
の間に接続されて第１の入力節点がゲートに入力される
第１ＯＮチャネル型ＭＯＳ電界効果トランジスタと、接
地線と出力節点との間に接続されて２入力ＮＯＲゲート
の出力がゲートに入力される第２ＯＮチャネル型ＭＯＳ
電界効果トランジスタと、第２ＯＮチャネル型ＭＯＳ電
界効果トランジスタと並列に接地線と出力節点との間に
接続されて第１の入力節点がゲートに入力される第２の
Ｐチャネル型ＭＯＳ電界効果トランジスタとを備えたこ
とを特徴とする。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係るデータ出力回路の構成
図である。本実施例のデータ出力回路は、第１の入力節
点ＩＮＩと第２の入力節点ＩＮ２を入力とする２入力Ｎ
ＯＲゲートＧ２と、第１の入力節点ＩＮＩと第２の入力
節点ＩＮ２を入力とする２入力ＮＯＲゲー）Ｇ２と、電
源線ｖＣＣと出力節点ＯＵＴとの間に接続されて２入力
ＮＡＮＤゲー）Ｇｌの出力がゲート入力される第１のＰ
チャネル型ＭＯＳＦＥＴＱＩと、第１のＰチャネル型Ｍ
ＯＳＦＥＴＱＩと並列に電源線ＶＣＣと出力節点ＯＵＴ
との間に接続されて第１の入力節点ＩＮ１がゲートに入
力される第１ＯＮチャネル型ＭＯＳＦＥＴＱ２と、接地
線ＧＮＤと出力節点ＯＵＴとの間に接続されて２入力Ｎ
ＯＲゲー）Ｇ２の出力がゲートに入力される第２ＯＮチ
ャネル型ＭＯＳＦＥＴＱ３と、第２のＮチャネル型ＭＯ
ＳＦＥＴＱ３と並列に接地線ＧＮＤと出力節点ＯＵＴと
の間に接続されて第１の入力節点ＩＮＩがゲートに入力
される第２のＰチャネル型ＭＯＳＦＥＴＱ４とを備えて
いる。
図である。本実施例のデータ出力回路は、第１の入力節
点ＩＮＩと第２の入力節点ＩＮ２を入力とする２入力Ｎ
ＯＲゲートＧ２と、第１の入力節点ＩＮＩと第２の入力
節点ＩＮ２を入力とする２入力ＮＯＲゲー）Ｇ２と、電
源線ｖＣＣと出力節点ＯＵＴとの間に接続されて２入力
ＮＡＮＤゲー）Ｇｌの出力がゲート入力される第１のＰ
チャネル型ＭＯＳＦＥＴＱＩと、第１のＰチャネル型Ｍ
ＯＳＦＥＴＱＩと並列に電源線ＶＣＣと出力節点ＯＵＴ
との間に接続されて第１の入力節点ＩＮ１がゲートに入
力される第１ＯＮチャネル型ＭＯＳＦＥＴＱ２と、接地
線ＧＮＤと出力節点ＯＵＴとの間に接続されて２入力Ｎ
ＯＲゲー）Ｇ２の出力がゲートに入力される第２ＯＮチ
ャネル型ＭＯＳＦＥＴＱ３と、第２のＮチャネル型ＭＯ
ＳＦＥＴＱ３と並列に接地線ＧＮＤと出力節点ＯＵＴと
の間に接続されて第１の入力節点ＩＮＩがゲートに入力
される第２のＰチャネル型ＭＯＳＦＥＴＱ４とを備えて
いる。
上記構成のデータ出力回路は、２つの入力信号に対し４
値レベルを１本の出力線に出力するものであり、以下そ
の動作を説明する。
値レベルを１本の出力線に出力するものであり、以下そ
の動作を説明する。
まず、入力節点ＩＮＩが“Ｈ” ＩＮ２が“′Ｌ′°の
場合の動作を説明する。この時ＩＮＩとＩＮ２を入力と
するＮＡＮＤゲー）Ｇｌの出力Ｎ１は“Ｈ”となるので
、Ｐチャネル型ＭＯＳＦＥＴＱ１はオフする。またＩＮ
ＩとＩＮ２を入力とするＮＯＲゲートＧ２の出力Ｎ２は
“Ｌ Ｉ＋となるので、Ｎチャネル型ＭＯＳＦＥＴＱ３
はオフする。一方、ＩＮＩをゲート入力とするＰチャネ
ル型ＭＯＳＦＥＴＱ４はオフし、Ｎチャネル型ＭＯＳＦ
ＥＴＱ２はオンする。すなわち、ＦＥＴＧ２のみオンし
、Ｇ２のドレイン及びゲートが電源レベルなので、Ｇ２
のソースである出力節点ＯＵＴは電源レベルＶＣＣより
Ｎ型ＭＯＳＦＥＴＱ２のスレッショルド電圧分だけ低い
レベルとなる。
場合の動作を説明する。この時ＩＮＩとＩＮ２を入力と
するＮＡＮＤゲー）Ｇｌの出力Ｎ１は“Ｈ”となるので
、Ｐチャネル型ＭＯＳＦＥＴＱ１はオフする。またＩＮ
ＩとＩＮ２を入力とするＮＯＲゲートＧ２の出力Ｎ２は
“Ｌ Ｉ＋となるので、Ｎチャネル型ＭＯＳＦＥＴＱ３
はオフする。一方、ＩＮＩをゲート入力とするＰチャネ
ル型ＭＯＳＦＥＴＱ４はオフし、Ｎチャネル型ＭＯＳＦ
ＥＴＱ２はオンする。すなわち、ＦＥＴＧ２のみオンし
、Ｇ２のドレイン及びゲートが電源レベルなので、Ｇ２
のソースである出力節点ＯＵＴは電源レベルＶＣＣより
Ｎ型ＭＯＳＦＥＴＱ２のスレッショルド電圧分だけ低い
レベルとなる。
次に入力節点ｒＮｉが”Ｈ” ＩＮ２が（（Ｈｊｊの
場合、節点Ｎｌ、Ｎ２が′（Ｌ”となるので、ＦＥＴＧ
３．Ｇ４はオフし、ＦＥＴＱＩがオンする。
場合、節点Ｎｌ、Ｎ２が′（Ｌ”となるので、ＦＥＴＧ
３．Ｇ４はオフし、ＦＥＴＱＩがオンする。
Ｐチャネル型ＭＯＳＦＥＴＱＩのゲートが接地レベル、
ソースが電源レベルなのでトレインである出力節点ＯＵ
Ｔは電源レベルｖＣＣとなる。尚、Ｎチャネル型ＭＯＳ
ＦＥＴＱ２のゲートとソース。
ソースが電源レベルなのでトレインである出力節点ＯＵ
Ｔは電源レベルｖＣＣとなる。尚、Ｎチャネル型ＭＯＳ
ＦＥＴＱ２のゲートとソース。
ドレインはいずれも電源レベルなのでこのＦＥＴＧ２は
定常的にはオフしている。すなわち、電源レベルよりＮ
型トランジスタのスレッショルド電圧より“′Ｌ′°に
対し、出力節点ＯＵＴがこれより低いときはＦＥＴＱＩ
、Ｇ２ともにオンしてＯＵＴに電荷を供給するが、出力
節点ＯＵＴがこれより高くなるとＦＥＴＧ２はオフし、
ＦＥＴＱＩのみて電源レベルに到達する。
定常的にはオフしている。すなわち、電源レベルよりＮ
型トランジスタのスレッショルド電圧より“′Ｌ′°に
対し、出力節点ＯＵＴがこれより低いときはＦＥＴＱＩ
、Ｇ２ともにオンしてＯＵＴに電荷を供給するが、出力
節点ＯＵＴがこれより高くなるとＦＥＴＧ２はオフし、
ＦＥＴＱＩのみて電源レベルに到達する。
次に、入力節点ＩＮＩが“Ｌ” ＩＮ２が“′Ｌ″の
時はＮｌ、Ｎ２が共にＨ”となり、ＦＥＴＧ３のみオン
するため出力節点ＯＵＴは接地レベルＧＮＤとなる。
時はＮｌ、Ｎ２が共にＨ”となり、ＦＥＴＧ３のみオン
するため出力節点ＯＵＴは接地レベルＧＮＤとなる。
次に、入力節点ＩＮＩが“Ｌ” ＩＮ２が“Ｈ”の時は
ＦＥＴＧ４のみオンするため、出力節点ＯＵＴは接地レ
ベルよりＰチャネル型ＭＯＳＦＥＴＱ４のスレッショル
ド電圧の絶対値だけ高いレベルとなる。
ＦＥＴＧ４のみオンするため、出力節点ＯＵＴは接地レ
ベルよりＰチャネル型ＭＯＳＦＥＴＱ４のスレッショル
ド電圧の絶対値だけ高いレベルとなる。
［発明の効果コ
以上説明したように本発明は、２つの入力信号に対し、
電源レベル、接地レベル、電源レベルよりＮチャネル型
ＭＯＳＦＥＴのスレッショルド電圧だけ低いレベル、及
び接地レベルよりＰチャネル型ＭＯＳＦＥＴのスレッシ
ョルド電圧の絶対値だけ高いレベルの４値を１本の出力
線に出力するので、配線領域面積を大幅に削減でき、高
集積化を実現できるという効果を有する。
電源レベル、接地レベル、電源レベルよりＮチャネル型
ＭＯＳＦＥＴのスレッショルド電圧だけ低いレベル、及
び接地レベルよりＰチャネル型ＭＯＳＦＥＴのスレッシ
ョルド電圧の絶対値だけ高いレベルの４値を１本の出力
線に出力するので、配線領域面積を大幅に削減でき、高
集積化を実現できるという効果を有する。
第１図は本発明の一実施例に係るデータ出力回路の回路
図、第２図は従来例の回路図である。 ＩＮ、ＩＮｌ、ＩＮ２・・・・・・入力節点、ＯＵＴ・
・・・・・・・・・・・出力節点、Ｑｌ、Ｇ４−−−−
−Ｐチャネル型ＭＯＳＦＥＴ、Ｇ２． Ｇ３・ ・
・ ・ ■ＣＣ・ ・ ・ ・ ・ ・ ・ ＧＮＤ ・ ・ ・ ・ ・ ・ Ｇ１ ・ ・ ・ ・ ・ φ ψ Ｇ２ ・ ・ ・ ・ ・ ・ ・ Ｎｌ、 Ｎ２ ・ ・ ・ ・ ・Ｎチャネル型ＭＯＳＦＥＴ、 ・電源線、 ・接地線、 ・２入力ＮＡＮＤゲート、 ・２入力ＮＯＲゲート、 ・節点。
図、第２図は従来例の回路図である。 ＩＮ、ＩＮｌ、ＩＮ２・・・・・・入力節点、ＯＵＴ・
・・・・・・・・・・・出力節点、Ｑｌ、Ｇ４−−−−
−Ｐチャネル型ＭＯＳＦＥＴ、Ｇ２． Ｇ３・ ・
・ ・ ■ＣＣ・ ・ ・ ・ ・ ・ ・ ＧＮＤ ・ ・ ・ ・ ・ ・ Ｇ１ ・ ・ ・ ・ ・ φ ψ Ｇ２ ・ ・ ・ ・ ・ ・ ・ Ｎｌ、 Ｎ２ ・ ・ ・ ・ ・Ｎチャネル型ＭＯＳＦＥＴ、 ・電源線、 ・接地線、 ・２入力ＮＡＮＤゲート、 ・２入力ＮＯＲゲート、 ・節点。
Claims (1)
- 第１の入力節点と第２の入力節点を入力とする２入力Ｎ
ＡＮＤゲートと、第１の入力節点と第２の入力節点を入
力とする２入力ＮＯＲゲートと、電源線と出力節点との
間に接続されて２入力ＮＡＮＤゲートの出力がゲートに
入力される第１のＰチャネル型ＭＯＳ電界効果トランジ
スタと、第１のＰチャネル型ＭＯＳ電界効果トランジス
タと並列に電源線と出力節点との間に接続されて第１の
入力節点がゲートに入力される第１のＮチャネル型ＭＯ
Ｓ電界効果トランジスタと、接地線と出力節点との間に
接続されて２入力ＮＯＲゲートの出力がゲートに入力さ
れる第２のＮチャネル型ＭＯＳ電界効果トランジスタと
、第２のＮチャネル型ＭＯＳ電界効果トランジスタと並
列に接地線と出力節点との間に接続されて第１の入力節
点がゲートに入力される第２のＰチャネル型ＭＯＳ電界
効果トランジスタとを備えたことを特徴とする半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137372A JPH0435224A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
| EP91108737A EP0459422A2 (en) | 1990-05-28 | 1991-05-28 | Data output circuit of semiconductor device |
| US07/706,146 US5095230A (en) | 1990-05-28 | 1991-05-28 | Data output circuit of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137372A JPH0435224A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435224A true JPH0435224A (ja) | 1992-02-06 |
Family
ID=15197147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137372A Pending JPH0435224A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5095230A (ja) |
| EP (1) | EP0459422A2 (ja) |
| JP (1) | JPH0435224A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| US5469085A (en) * | 1991-01-12 | 1995-11-21 | Shibata; Tadashi | Source follower using two pairs of NMOS and PMOS transistors |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| SE504636C2 (sv) * | 1995-07-27 | 1997-03-24 | Ericsson Telefon Ab L M | Universell sändaranordning |
| JP3070510B2 (ja) * | 1997-03-21 | 2000-07-31 | 日本電気株式会社 | 半導体装置の入力回路および出力回路ならびに半導体装置 |
| US6054881A (en) * | 1998-01-09 | 2000-04-25 | Advanced Micro Devices, Inc. | Input/output (I/O) buffer selectively providing resistive termination for a transmission line coupled thereto |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| US6133757A (en) * | 1998-07-16 | 2000-10-17 | Via Technologies, Inc. | High-speed and low-noise output buffer |
| US6512401B2 (en) * | 1999-09-10 | 2003-01-28 | Intel Corporation | Output buffer for high and low voltage bus |
| DE10114159C2 (de) * | 2001-03-22 | 2003-09-11 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Datenübertragung |
| TWI238539B (en) * | 2004-09-15 | 2005-08-21 | Au Optronics Corp | A signal transmitting system and method and an outputting signal driving device thereof |
| CN1588819B (zh) * | 2004-09-28 | 2010-12-08 | 友达光电股份有限公司 | 信号传输系统与方法及其输出信号驱动装置 |
| JP4882584B2 (ja) * | 2006-08-07 | 2012-02-22 | 富士通セミコンダクター株式会社 | 入出力回路 |
| CN113360449B (zh) * | 2021-04-29 | 2022-12-27 | 山东英信计算机技术有限公司 | 一种服务器防护电路和服务器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124634A (ja) * | 1988-11-02 | 1990-05-11 | Seiko Epson Corp | ４値出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
-
1990
- 1990-05-28 JP JP2137372A patent/JPH0435224A/ja active Pending
-
1991
- 1991-05-28 EP EP91108737A patent/EP0459422A2/en not_active Withdrawn
- 1991-05-28 US US07/706,146 patent/US5095230A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124634A (ja) * | 1988-11-02 | 1990-05-11 | Seiko Epson Corp | ４値出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5095230A (en) | 1992-03-10 |
| EP0459422A3 (ja) | 1994-05-04 |
| EP0459422A2 (en) | 1991-12-04 |
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