JPS61229370A - 光センサ素子の製造方法 - Google Patents
光センサ素子の製造方法Info
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- JPS61229370A JPS61229370A JP60069055A JP6905585A JPS61229370A JP S61229370 A JPS61229370 A JP S61229370A JP 60069055 A JP60069055 A JP 60069055A JP 6905585 A JP6905585 A JP 6905585A JP S61229370 A JPS61229370 A JP S61229370A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F10/00—Individual photovoltaic cells, e.g. solar cells
- H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
- H10F10/17—Photovoltaic cells having only PIN junction potential barriers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/548—Amorphous silicon PV cells
Landscapes
- Photovoltaic Devices (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はファクシミリの読取部等に使用されるＰＩＮ
構造の光センサ素子の製造方法に関する。
構造の光センサ素子の製造方法に関する。
（従来の技術）
従来のこの種の光センサ素子は、特開昭５９−８４５８
７号公報に記載されている。一般に光センサ素子は、透
明基板上に透明の下部電極用導電体層を形成し、この上
に光電変°換部として順次Ｐ型ａ−８ｉ （アモルファ
スシリコン）層、Ｉ型（真性）ａ−８ｉ層及びＮ型ａ−
８ｉ層を形成し、この上に所定パターンの上部電極を形
成し、この上部電極をマスクとしてＰＩＮ構造の光電変
換部をエツチングして形成している。
７号公報に記載されている。一般に光センサ素子は、透
明基板上に透明の下部電極用導電体層を形成し、この上
に光電変°換部として順次Ｐ型ａ−８ｉ （アモルファ
スシリコン）層、Ｉ型（真性）ａ−８ｉ層及びＮ型ａ−
８ｉ層を形成し、この上に所定パターンの上部電極を形
成し、この上部電極をマスクとしてＰＩＮ構造の光電変
換部をエツチングして形成している。
またこの光センサ素子の構造では、光電変換部の膜厚は
最大でも１μｍ程度にすぎず、上部電極と光電変換部と
が平面的に見て同一の大きさであると、この光電変換部
の端面付近の欠陥部を通して上部電極と下部電極用導電
体層との間の漏れ電流が増大してしまうという問題があ
り、この問題に対して、透明基板上に形成された下部電
極用導電体層上に光電変換部を形成パターンニングした
後、この上に平面的に見てこの光電変換部よシ小さい上
部電極をパターン形成する方法もある。
最大でも１μｍ程度にすぎず、上部電極と光電変換部と
が平面的に見て同一の大きさであると、この光電変換部
の端面付近の欠陥部を通して上部電極と下部電極用導電
体層との間の漏れ電流が増大してしまうという問題があ
り、この問題に対して、透明基板上に形成された下部電
極用導電体層上に光電変換部を形成パターンニングした
後、この上に平面的に見てこの光電変換部よシ小さい上
部電極をパターン形成する方法もある。
（発明が解決しようとする問題点）
しかし、以上述べたような光センナ素子の製造方法では
、上部電極と下部電極用導電体層との間の漏れ電流をな
くし且つ、光電変換部を形成パターンニングした後、こ
の上に平面的に見てこの光電変換部より小さい上部電極
をパターン形成するという困難な方法を回避することは
できなかった。
、上部電極と下部電極用導電体層との間の漏れ電流をな
くし且つ、光電変換部を形成パターンニングした後、こ
の上に平面的に見てこの光電変換部より小さい上部電極
をパターン形成するという困難な方法を回避することは
できなかった。
そこで本発明の目的は、上部電極と下部電極用導電体層
との間の漏れ電流のない光センサ素子を１回のノＪ？タ
ーンニングによる容易な方法を用いて形成する光センサ
素子の製造方法を提供することにある。
との間の漏れ電流のない光センサ素子を１回のノＪ？タ
ーンニングによる容易な方法を用いて形成する光センサ
素子の製造方法を提供することにある。
（問題点を解決するための手段）
この発明は、一方の基板面側に下部電極用導電体層を積
層し、この下部電極用導電体層上に非晶質半導体の第１
導電型層を積層し、この第１導電型層上に真性非晶質半
導体の中間層を積層し、この中間層上に非晶質半導体の
第２導電型層を積層し、この第２導電型層上に上部電極
用導電体層を積層し、この上部電極用導電体層上に所定
のパターンを有するノ９ターン体を形成し、このパター
ン体をマスクとして前記上部電極用導電体層をサイドエ
ツチングを施して選択的に除去することによシ所定のパ
ターンに形成し、このノＪ？ターン体をマスクとして前
記第１導電型層、中間層及び第２導電型層を選択的にエ
ツチング除去し、しかる後、このｄ’メタ一体を除去す
るようにしたものである。
層し、この下部電極用導電体層上に非晶質半導体の第１
導電型層を積層し、この第１導電型層上に真性非晶質半
導体の中間層を積層し、この中間層上に非晶質半導体の
第２導電型層を積層し、この第２導電型層上に上部電極
用導電体層を積層し、この上部電極用導電体層上に所定
のパターンを有するノ９ターン体を形成し、このパター
ン体をマスクとして前記上部電極用導電体層をサイドエ
ツチングを施して選択的に除去することによシ所定のパ
ターンに形成し、このノＪ？ターン体をマスクとして前
記第１導電型層、中間層及び第２導電型層を選択的にエ
ツチング除去し、しかる後、このｄ’メタ一体を除去す
るようにしたものである。
また、前記パターン体の厚さをＡ、前記第１導電型層の
厚さをＢ、前記中間層の厚さをＣ１前記Ａ’タ一ン体の
前記第１導電型層、中間層及び第２導電型層に対する前
記エツチングのエツチングレートをｈ、とするとき前記
Ａ？ターン体の厚さＡはＡ≦ｈ （Ｂ十Ｃ） を満足するように形成したものである。
厚さをＢ、前記中間層の厚さをＣ１前記Ａ’タ一ン体の
前記第１導電型層、中間層及び第２導電型層に対する前
記エツチングのエツチングレートをｈ、とするとき前記
Ａ？ターン体の厚さＡはＡ≦ｈ （Ｂ十Ｃ） を満足するように形成したものである。
（作用）
本発明によれば、以上のように、例えばネガ型の７オト
レソストであるパターン体をマスクとして、尼等の上部
電極用導電体層をサイドエツチングを施して選択的に除
去することにより所定のパターンに形成し、且つこのパ
ターン体をマスクとして、例えばＰ型ａ−８ｉ層（第１
導電型層）、Ｉ型ａ−８ｉ層（中間層）及びＮ１ｊａ−
８ｉ層（第２導電型層）を選択的にエツチング除去する
ので、１回の・母ターンニングによって、上部電極用導
電体層と下部電極用導電体層との間の漏れ電流のない、
平面的に見てこれらＰＩＮ構造の光電変換部よシ小さい
パターンの上部電極を形成することができる。
レソストであるパターン体をマスクとして、尼等の上部
電極用導電体層をサイドエツチングを施して選択的に除
去することにより所定のパターンに形成し、且つこのパ
ターン体をマスクとして、例えばＰ型ａ−８ｉ層（第１
導電型層）、Ｉ型ａ−８ｉ層（中間層）及びＮ１ｊａ−
８ｉ層（第２導電型層）を選択的にエツチング除去する
ので、１回の・母ターンニングによって、上部電極用導
電体層と下部電極用導電体層との間の漏れ電流のない、
平面的に見てこれらＰＩＮ構造の光電変換部よシ小さい
パターンの上部電極を形成することができる。
また、前記パターン体の厚さをＡ、前記第１導電型層の
厚さをＢ、前記中間層の厚さをＣ１前記パターン体の前
記第１導電型層、中間層及び第２導電型層に対するエツ
チングレートをｈ、とするとき前記パターン体の厚さＡ
をＡ ≦ｈ （Ｂ＋Ｃ） を満足するように形成しているので、上部電極と下部電
極とによってバイアス電圧が印加されない第２導電型層
部分がエツチングされ、光電変換部に発生したすべての
電子中正孔にバイアス電圧が印加される。従って入射光
のオン・オフに対する両電極間電流の応答速度が速く表
る。
厚さをＢ、前記中間層の厚さをＣ１前記パターン体の前
記第１導電型層、中間層及び第２導電型層に対するエツ
チングレートをｈ、とするとき前記パターン体の厚さＡ
をＡ ≦ｈ （Ｂ＋Ｃ） を満足するように形成しているので、上部電極と下部電
極とによってバイアス電圧が印加されない第２導電型層
部分がエツチングされ、光電変換部に発生したすべての
電子中正孔にバイアス電圧が印加される。従って入射光
のオン・オフに対する両電極間電流の応答速度が速く表
る。
（実施例）
第１図（、）〜第１図（ｄ）は本発明の１実施例を説明
するための光センサ素子の断面図であシ、第２図（、）
〜第２図（ｄ）は他の実施例を説明するための光センサ
素子の断面図である。以下図面に沿って説明する。
するための光センサ素子の断面図であシ、第２図（、）
〜第２図（ｄ）は他の実施例を説明するための光センサ
素子の断面図である。以下図面に沿って説明する。
まず第１図（、）に示すように、ガラスの基板１上にイ
ンジウム錫酸化物の下部電極２を積層する。
ンジウム錫酸化物の下部電極２を積層する。
次に第１図（ｂ）に示すように、光電変換部としてａ−
８１層３を積層する。このａ−８上層３の積層は、シラ
ンガスを高周波グロー放電で分解することによって、２
００〜３００℃という低温で行うことが出来る。この積
層工程において、シランガスに対して５００＝１０００
０ ｐｐｍのジブランを混合して第一導電型層であるＰ
型層３＆を１００〜２０００又の厚さに積層し、次にシ
ランガスに対して０〜１００ ｐｐｍのジブランを混合
してＰ型層３ａ上にＩ型中間層３ｂを０．５〜１．５μ
ｍの厚さに積層する。
８１層３を積層する。このａ−８上層３の積層は、シラ
ンガスを高周波グロー放電で分解することによって、２
００〜３００℃という低温で行うことが出来る。この積
層工程において、シランガスに対して５００＝１０００
０ ｐｐｍのジブランを混合して第一導電型層であるＰ
型層３＆を１００〜２０００又の厚さに積層し、次にシ
ランガスに対して０〜１００ ｐｐｍのジブランを混合
してＰ型層３ａ上にＩ型中間層３ｂを０．５〜１．５μ
ｍの厚さに積層する。
さらにシランガスに対して５００〜１１００００ｐｐの
ホスフィンを混合して第二導電型層であるＮ型層３ｃを
中間層３ｂ上にｌＯＯ〜２０００Ｘの厚さに積層する。
ホスフィンを混合して第二導電型層であるＮ型層３ｃを
中間層３ｂ上にｌＯＯ〜２０００Ｘの厚さに積層する。
次にとのａ−８上層３上にＡｔの上部電極４を積層する
。
。
次に上部電極４上に７オトレヅストを積層し、第１図（
Ｃ）に示すようにパターンニングしてフォトレジストの
ツヤターン体５を形成した後、パターン体５をマスクと
して、Ｃｔを含むガスを用いたプラズマエツチング法に
よシ等方的にサイドエツチングを施して上部電極４を選
択的に除去する。
Ｃ）に示すようにパターンニングしてフォトレジストの
ツヤターン体５を形成した後、パターン体５をマスクと
して、Ｃｔを含むガスを用いたプラズマエツチング法に
よシ等方的にサイドエツチングを施して上部電極４を選
択的に除去する。
次に第１図（ｄ）に示すように、パターン体５をマスク
としてＣＦ４ガスを用いた異方性のプラズマエ、チング
法によシ光電変換部３を選択的に除去し、ツクターン体
５を除去する。
としてＣＦ４ガスを用いた異方性のプラズマエ、チング
法によシ光電変換部３を選択的に除去し、ツクターン体
５を除去する。
また第２図（、）に示すように、第１図（、）及び（ｂ
）に示した方法と同様の方法を用いて、ガラスの基板１
上に下部電極２、光電変換部３、上部電極４を順次積層
する。
）に示した方法と同様の方法を用いて、ガラスの基板１
上に下部電極２、光電変換部３、上部電極４を順次積層
する。
次に第２図（ｂ）に示すように、ネガ型の７オトレジス
ト１０を積層する。ここでＰ型層３ａの厚さをＢ、Ｉ型
中間層３ｂの厚さをＣ，フォトシソスト１００光電変換
部３に対する工、チングレートをｈとするとき、このフ
ォトレジスト１０の厚さは、ｈ （Ｂ＋Ｃ）以下にして
積層する。
ト１０を積層する。ここでＰ型層３ａの厚さをＢ、Ｉ型
中間層３ｂの厚さをＣ，フォトシソスト１００光電変換
部３に対する工、チングレートをｈとするとき、このフ
ォトレジスト１０の厚さは、ｈ （Ｂ＋Ｃ）以下にして
積層する。
次に第２図（Ｃ）に示すように、フォトレジスト１０を
ノｅターンニングしてツクターン体１５を形成した後、
パターン体１５をマスクとして、Ｃｔを含むガスを用い
たグラズマエ、チング法により等方的にサイドエツチン
グを施して上部電極４を選択的に除去する。
ノｅターンニングしてツクターン体１５を形成した後、
パターン体１５をマスクとして、Ｃｔを含むガスを用い
たグラズマエ、チング法により等方的にサイドエツチン
グを施して上部電極４を選択的に除去する。
次に第１図（ｄ）に示すように、ツヤターン体５をマス
クとしてＣＦ４ガスを用いた異方性のプラズマエ、チン
グ法によシ光電変換部３を選択的に除去する。このとき
光電変換部３と共にｔ！ターン体１５もエツチングされ
るが、パターン体１５の厚さはｈ（Ｂ＋Ｃ）以下にして
形成しているため、パターン体１５は光電変換部３のエ
ツチングの途中で除去されてしまう。従って７９タ一ン
体１５の厚さをｈ （Ｂ＋Ｃ）以下とすることによシ、
少なくともＮ型層３ｃは上部電極４をマスクとしてエツ
チングされ、第２図（ｄ）に示すような、上部電極４と
同等の７４ターンと大きさのＮ型層３Ｃを有するＰＩＮ
構造の光センサ素子が形成される。
クとしてＣＦ４ガスを用いた異方性のプラズマエ、チン
グ法によシ光電変換部３を選択的に除去する。このとき
光電変換部３と共にｔ！ターン体１５もエツチングされ
るが、パターン体１５の厚さはｈ（Ｂ＋Ｃ）以下にして
形成しているため、パターン体１５は光電変換部３のエ
ツチングの途中で除去されてしまう。従って７９タ一ン
体１５の厚さをｈ （Ｂ＋Ｃ）以下とすることによシ、
少なくともＮ型層３ｃは上部電極４をマスクとしてエツ
チングされ、第２図（ｄ）に示すような、上部電極４と
同等の７４ターンと大きさのＮ型層３Ｃを有するＰＩＮ
構造の光センサ素子が形成される。
尚、本発明の実施例では、基板１の材料としてガラスを
用いたが合成樹脂等を材料とする透明な基板でもよい。
用いたが合成樹脂等を材料とする透明な基板でもよい。
また、下部電極２は光透過性の導電材料であればよい。
また上部電極４はＡｔを用いたがＣｒ等の金属でもよく
、このとき上部電極４の材料に対応するエツチング条件
で上部電極４はエツチングすればよい。
、このとき上部電極４の材料に対応するエツチング条件
で上部電極４はエツチングすればよい。
以上説明したように本発明の実施例では、フォトレジス
トのツクターン体５，１５によって、上部電極４をサイ
ドエツチングを施して選択的に除去することにより所定
のノＪ？ターンに形成し、且つ、このツヤターン体５，
１５をマスクとして光電変換部３を選択的にエツチング
除去するので１回のパターンニングによって、下部電極
２と上部電極４との間の漏れ電流のない光センサ素子が
形成できる。
トのツクターン体５，１５によって、上部電極４をサイ
ドエツチングを施して選択的に除去することにより所定
のノＪ？ターンに形成し、且つ、このツヤターン体５，
１５をマスクとして光電変換部３を選択的にエツチング
除去するので１回のパターンニングによって、下部電極
２と上部電極４との間の漏れ電流のない光センサ素子が
形成できる。
さらにパターン体５．１５の厚さをｈ （Ｂ＋Ｃ）以下
にして形成しているので、下部電極２と上部電極４とに
よってバイアス電圧が印加されないＮ型層３ｃが少なく
ともエツチング除去される。従ってこの実施例で形成し
た光センサ素子では、光電変換部に発生したすべての電
子や正孔にパイプスミ圧が印加されるので入射光のオン
・オフに対する両電極間電流の応答速度が速くなる。
にして形成しているので、下部電極２と上部電極４とに
よってバイアス電圧が印加されないＮ型層３ｃが少なく
ともエツチング除去される。従ってこの実施例で形成し
た光センサ素子では、光電変換部に発生したすべての電
子や正孔にパイプスミ圧が印加されるので入射光のオン
・オフに対する両電極間電流の応答速度が速くなる。
（発明の効果）
本発明によれば、以上のように、例えばネガ型のフォト
レジストであるパターン体をマスクとして、上部電極用
導電体層をサイドエツチングを施して選択的に除去する
ことによシ所定のパターンに形成し、且つこのパターン
体をマスクとして、光電変換部を選択的に工、チング除
去するので、１回のノＪ？ターンニングによって、上部
電極用導電体層と下部電極用導電体層との間の漏れ電流
のない、平面的に見て光電変換部よシ小さい、ｐ４ター
ンの上部電極を形成することができる。
レジストであるパターン体をマスクとして、上部電極用
導電体層をサイドエツチングを施して選択的に除去する
ことによシ所定のパターンに形成し、且つこのパターン
体をマスクとして、光電変換部を選択的に工、チング除
去するので、１回のノＪ？ターンニングによって、上部
電極用導電体層と下部電極用導電体層との間の漏れ電流
のない、平面的に見て光電変換部よシ小さい、ｐ４ター
ンの上部電極を形成することができる。
また、前記ノＪ？ターン体の厚さをＡ１第１導電型層の
厚さをＢ、中間層の厚さをＣ１前記／４’ターン体の前
記第１導電型層、中間層及び第２導電型層に対するエツ
チングレートをｈ、とするとき前記ノぐターン体の厚さ
Ａを Ａ≦ｈ（Ｂ＋Ｃ） を満足するように形成しているので、上部電極と下部電
極とによってバイアス電圧が印加されない第２導電型層
部分が工、チングされ、光電変換部に発生したすべての
電子中正孔にバイアス電圧が印加される。従って入射光
のオン・オフに対する両電極間電流の応答速度が速くな
る。
厚さをＢ、中間層の厚さをＣ１前記／４’ターン体の前
記第１導電型層、中間層及び第２導電型層に対するエツ
チングレートをｈ、とするとき前記ノぐターン体の厚さ
Ａを Ａ≦ｈ（Ｂ＋Ｃ） を満足するように形成しているので、上部電極と下部電
極とによってバイアス電圧が印加されない第２導電型層
部分が工、チングされ、光電変換部に発生したすべての
電子中正孔にバイアス電圧が印加される。従って入射光
のオン・オフに対する両電極間電流の応答速度が速くな
る。
第１図（、）〜第１図（ｄ）は本発明の詳細な説明する
ための光センサ素子の断面図であシ、第２図（、）〜第
２図（ｄ）は本発明の他の実施例を説明するための光セ
ンナ素子の断面図である。 １・・・ガラス基板、２・・・下部電極、３・・・ａ−
Ｓｔ層、４・・・上部電極、５．１５−・・ツクターン
体。
ための光センサ素子の断面図であシ、第２図（、）〜第
２図（ｄ）は本発明の他の実施例を説明するための光セ
ンナ素子の断面図である。 １・・・ガラス基板、２・・・下部電極、３・・・ａ−
Ｓｔ層、４・・・上部電極、５．１５−・・ツクターン
体。
Claims (1)
- 【特許請求の範囲】 １ 一方の基板面側に下部電極用導電体層を積層する工
程と、 該下部電極用導電体層上に非晶質半導体の第１導電型層
を積層する工程と、 該第１導電型層上に真性非晶質半導体の中間層を積層す
る工程と、 該中間層上に非晶質半導体の第２導電型層を積層する工
程と、 該第２導電型層上に上部電極用導電体層を積層する工程
と、 該上部電極用導電体層上に所定のパターンを有するパタ
ーン体を形成する工程と、 該パターン体をマスクとして前記上部電極用導電体層を
サイドエッチングを施して選択的に除去することにより
所定のパターンに形成する工程と、該パターン体をマス
クとして前記第１導電型層、中間層及び第２導電型層を
選択的にエツチング除去する工程と、 しかる後該パターン体を除去する工程と、 を備えてなることを特徴とする光センサ素子の製造方法
。 ２ 前記パターン体の厚さをＡ、前記第１導電型層の厚
さをＢ、前記中間層の厚さをＣ、前記パターン体の前記
第１導電型層、中間層及び第２導電型層に対する前記エ
ッチングのエツチングレートをｈ、とするとき前記パタ
ーン体の厚さＡはＡ≦ｈ（Ｂ＋Ｃ） を満足してなることを特徴とする特許請求の範囲第１項
記載の光センサ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069055A JPS61229370A (ja) | 1985-04-03 | 1985-04-03 | 光センサ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069055A JPS61229370A (ja) | 1985-04-03 | 1985-04-03 | 光センサ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229370A true JPS61229370A (ja) | 1986-10-13 |
Family
ID=13391498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60069055A Pending JPS61229370A (ja) | 1985-04-03 | 1985-04-03 | 光センサ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229370A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000007249A1 (fr) * | 1998-07-27 | 2000-02-10 | Citizen Watch Co., Ltd. | Cellule solaire, procede de production et masque de photolithographie permettant de fabriquer ladite cellule solaire |
| JP2007514151A (ja) * | 2003-12-10 | 2007-05-31 | ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 光学位置測定システム用の走査ヘッド |
| JP2011077184A (ja) * | 2009-09-29 | 2011-04-14 | Fujifilm Corp | 検出素子 |
-
1985
- 1985-04-03 JP JP60069055A patent/JPS61229370A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000007249A1 (fr) * | 1998-07-27 | 2000-02-10 | Citizen Watch Co., Ltd. | Cellule solaire, procede de production et masque de photolithographie permettant de fabriquer ladite cellule solaire |
| US6323056B1 (en) * | 1998-07-27 | 2001-11-27 | Citizen Watch Co., Ltd. | Solar cell, method for manufacturing same, and photolithographic mask for use in manufacturing a solar cell |
| JP2007514151A (ja) * | 2003-12-10 | 2007-05-31 | ドクトル・ヨハネス・ハイデンハイン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | 光学位置測定システム用の走査ヘッド |
| US7719075B2 (en) | 2003-12-10 | 2010-05-18 | Dr. Johannes Heidenhain Gmbh | Scanning head for optical position-measuring systems |
| JP2011077184A (ja) * | 2009-09-29 | 2011-04-14 | Fujifilm Corp | 検出素子 |
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