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JPS61220474A - ジユアル電子注入構造体 - Google Patents

ジユアル電子注入構造体

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JPS61220474A
JPS61220474A JP60283208A JP28320885A JPS61220474A JP S61220474 A JPS61220474 A JP S61220474A JP 60283208 A JP60283208 A JP 60283208A JP 28320885 A JP28320885 A JP 28320885A JP S61220474 A JPS61220474 A JP S61220474A
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silicon
polycrystalline silicon
oxide
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チヤールズ・トーマス・クロール、ジユニア
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International Business Machines Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般的には電気的に消去できる、プログラム
可能な読取専用メモリ（Ｅ　Ｅ　Ｐ　ＲＯＭ）又は電気
的に書換え可能な読取専用メモリ（ＥＡＲＯＭ）、及び
不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）の
如き、半導体メモリ素子に係り、更に具体的に云えば、
半導体構造体に適したジユアル電子注入構造体（ＤＥ　
Ｉ　Ｓ）に係る。
Ｂ、従来技術 米国特許第４４５８４０７号明細書には、当技術分野の
従来技術について詳述している。上記米国特許明細書に
述べられている如く、２つの多結晶シリコン電極の間に
半導体酸化物構造体即ちＤＥＩＳを形成する場合には、
第２多結晶シリコン電極のためのゲート酸化物を成長さ
せる工程の間、ＤＥＩＳを酸化から保護することが必要
である。
上記米国特許明細書に於て言及されている文献に於て開
示されているＤＥＩＳ材料は、３つの二酸化シリコン（
Ｓ　ｉ　Ｏ，）層の複合体よ°り成り、それらの層は、
下部及び上部のＳｉｎ、層が過剰なシリコン原子を有し
ており、各々下及び上の導電性の多結晶シリコン電極に
隣接して配置されたとき、低い電界で、中間のＳｉＯ２
層を経て電子が移動（導通）するように、化学的に気相
付着（ＣＶＤ）されている。中間のＳｉＯ□層は、更に
低い電界では、電荷のトンネル現象を禁止し、その結果
、不揮発性メモリ・セルに於けるフローティング・ゲー
トからの電荷の損失を防ぐ。上記複合体は、酸化しない
層により保護されていなければ、典型的なゲート酸化工
程の間に、容易に５ｉｎ２に酸化してしまう。
前述の米国特許明細書に開示されている、２つの多結晶
シリコン素子の間にＤＥＩＳを形成するための方法は、
必要とされる酸化工程の間、ＤＥＩＳの酸化を防ぐため
に、窒化シリコン（ＳｉＪ４）層を用いている。又、該
米国特許明細書は、露出したゲート及び絶縁体層を侵食
する。プラズマ・エツチングと熱した燐酸との組合せを
用いて、窒化シリコン層を除去すること、及びエツチン
グ工程からＤＥＩＳを保護するために、窒化シリコン層
とＤＥＩＳとの間の緩衝層として薄い多結晶シリコン層
を用いることを開示している。
Ｃ０発明が解決しようとする問題点 本発明の目的は、半導体構造体に適した。改良されたＤ
ＥＩＳを提供することである。
Ｄ６問題点を解決するための手段 本発明は、シリコンを豊富に含む窒化物層と。
二酸化シリコン層と、シリコンを豊富に含む酸化物層と
より成る複合体を有する、半導体構造体に適したジユア
ル電子注入構造体を提供する。
本発明の構造体は、第２多結晶シリコン・ゲート電極の
ためのゲート酸化物及び第１多結晶シリコン層と第２多
結晶シリコン層との間の絶縁体層を設けるために必要な
酸化工程の間、酸化に対して自己制限するようにＤＥＩ
Ｓ材料を変えることによって、前述の米国特許明細書に
於けるＳｉ３Ｎ４酸化障壁の必要性を除く０本発明に於
ける新規なりＥＩＳ材料の露出した表面上に形成された
酸化物層は、ＤＥＩＳに良好な電荷保持特性を与える、
中間の高障壁材料として用いられる。
本発明の一実施例に於ては、薄い酸化物層領域及び厚い
酸化物領域で被覆された領域を有するシリコン基板上に
第１多結晶シリコン層を付着した後、ＤＥＩＳの第１層
を付着する。
ＤＥＩＳの第１層は、プラズマ・エンハンス型ＣＶＤ　
（ＰＥＣＶＤ）装置に於て、次に示す条件を用いて、付
着される。
アルゴン中に於ける１、５％のＳｉＨ，と０゜４ｃｃ／
分の０２との混合物を用いて、３７５μｍＨｇの圧力を
得る。それから、チェンバを、Ｎ３を用いて、１８００
μｍ　ＨＨの圧力にする。基板を３５０’Ｃに抵抗加熱
し、高周波エネルギを１２５ワツトに保つ、付着時間は
、４５０人の付着厚及び１．８５の屈折率を得るために
、６０秒程度である。
この材料の組成は、その層が低い電界で導通するように
する。不飽和シリコン結合を有する、不明の比率のシリ
コン、酸素及び窒素を有している、オキシ窒化シリコン
（シリコンを豊富に含む窒化物−８ＲＮ）である。
ＤＥＩＳの第１層を、フォトレジストでマスクし、ＮＨ
４Ｆ中に２０＝１の比率で緩衝させた弗化水素酸を用い
てエツチングして、下部注入層を形成する。
それから、次のマスクを用いて、不揮発性メモリ・セル
に於けるフローティング・ゲートとして働く第１多結晶
シリコン・ゲート電極を画成する。
薄い酸化物領域をシリコン基板に達する迄エツチング・
バックし、そのエツチングされた領域に、ゲート酸化物
を、高温の蒸気及び酸素の雰囲気中で再成長させる。こ
の工程は、同時に、第１゛多結晶シリコン領域の露出し
た表面に絶縁酸化物領域を成長させ、ＤＥＩＳ領域の露
出した表面を酸化させる０本発明のＤＥＩＳに於ける下
層即ち第１層は、上記酸化雰囲気中に於て最小限の時間
が経過すると、酸化される領域の厚さを自己制限するよ
うに酸化する。
例えば、シリコン基板上に４５０人の厚さを成長させる
ために必要な時間及び温度が、ＤＥＩＳ上に自己制限し
て酸化された層を得るために適当な時間及び温度である
。このオキシ窒化シリコン導通障壁の厚さは、そのＤＥ
ＩＳ層の付着中に加えられた０２の量により決定され、
酸化雰囲気に対して長時間さらしても、そのＤＥＩＳ層
の厚さ又は導通特性に自立った影響を生じない。
次の処理工程に於て、上部注入層を付着させる。
その付着は、後の最終的酸化工程中に第２多結晶シリコ
ン領域により被覆されていない領域に於て容易に酸化可
能になるように、上部注入層に於て０８を増加させるこ
と以外は、前述の付着の場合と同一の条件を用いて、Ｐ
ＥＣＶＤ＊置に於て行ねれる。
それから１周知の技術を用いて、第２多結晶シリコン層
を付着し、燐をドープし、マスクし、パターン状にエツ
チングして、ＤＥＩＳ上の上部電極、ＦＥＴゲート及び
キャパシタのための電極、並びに集積回路素子のために
相互接続体を形成する。
Ｅ、実施例 第１図は、多結晶シリコン・ゲートＦＥＴを示す断面図
である。その構造体は、埋設酸化物（ＲＯｘ）の形成、
ゲートの酸化、及び多結晶シリコン・ゲートの付着を用
いて形成される。第１図の構造体を形成するために用い
られた処理工程を以下に示す。
初めに、Ｐ−型シリコン基板２を蒸気及び酸素中で略４
０ｎｍの厚さ迄酸化させる。そのウェハを、周知のＣＶ
Ｄ技術を用いて、１１００ｎの窒化シリコン層で被覆す
る。その窒化シリコン層を、フォトレジストで被覆し、
パターン化し、厚い酸化物層即ちフィールド酸化物領域
４が成長されるべき領域の上の層を除去する高周波プラ
ズマ・エツチングに対して、上記窒化シリコン層の一部
をさらす。上記の領域４に於ける４０ｎｍの酸化物を経
て硼素をイオン注入し、上記フォトレジストを剥離させ
た後、ウェハを、蒸気及び酸素中で、領域４に於て６５
０ｎｍの厚さ迄、熱酸化する。
それから、残されている窒化シリコン層を、マスクラ用
イずに、１８０℃＋７）Ｈ，ＰＯ，／Ｈ，ＳＯ２を用い
たエツチングにより除去する。
次に、４０ｎｍの酸化物を緩衝されたＨＦ中で除去し、
ゲート酸化物６及び６′を４５ｎｍの厚さ迄成長させる
。領域１０及び１２に形成されるべきＦＥＴのための所
望の閾値電圧を得るために、硼素をマスクを用いずに注
入する。フォトレジスト・マスクを用いたイオン注入に
より、酸化物領域６を経て、カップリング拡散領域８を
形成する。
それから、第１多結晶シリコン層１４を、ＣＶＤにより
、４００ｎｍの厚さ迄付着させる。好ましくは、その多
結晶シリコン層は、付着されるときに、燐をドープされ
る１以上に於て述べた技術は。
シリコン基板上に第１多結晶シリコン層を付着するため
に用いられた、周知の従来技術の１つであり、他の技術
を用いることもできる。
この時点から、第１図の構造体が本発明に従って処理さ
れる。第１多結晶シリコン層１４が部分的に再結晶化し
て、後の熱処理工程の間１粒子の寸法が安定であるよう
に、第１図の構造体を、窒素（Ｎ２）の如き不活性雰囲
気中に於て１０００℃でアニールする。
１５ｎｍのシリコンを豊富に含む窒化物（ＳＲＮ）層１
６及び１０ｎｍの８ｉ０．層１８を付着するために、Ｐ
ＥＣＶＤ技術が用いられる。
ＰＥＣＶＤ反応炉に於て、ＳＲＮ層１層表６着するため
の好ましい条件を次に示す。
アルゴン中に於ける１、５％の５ｉｎ４と０゜４ｃｃ／
分の０２との混合物を用いて、３７５μ諺Ｈｇの圧力を
得る。それから、チェンバを、Ｎ２を用いて、１８００
μｍ　Ｈｇの圧力にする。基板を３５０℃に抵抗加熱し
、高周波エネルギを１２５ワツトに保つ、付着時間は、
２２５人の付着厚及び１．８５の屈折率を得るために、
４０秒程度である。
Ｓｉｎ、層１８を付着するための好ましい条件を次に示
す。
アルゴン中に於ける１、５％のＳｉＨ，と３゜０ｃｃ／
分の０２との混合物を用いて、１００μｍＨｇの圧力を
得る。それから、チェンバを、Ｎ。
を用いて、１６００μｍＨｇの圧力にする。基板を３５
０℃に抵抗加熱し、高周波エネルギを１２５ワツトに保
つ。付着時間は、１００人の付着厚及び１．４７の屈折
率を得るために、８０秒程度である。
次に、第２図の構造体即ちウェハにフォトレジスト層２
６のパターンを設ける（第３図）、それから、＊出して
いるウェハを、ＣＦ４と０２との混合物であるＤＥ−１
００（サイアンティフィック・ガス・プロダクツ社の商
品名）を用いて、プラズマ・エツチングする。その混合
物は、付着されたＳｉｎ、層１８及び付着されたＳＲＮ
層１層表６分７０ｎｍでエツチングする。下の多結晶シ
リコン層１４は、ＳＲＮ領域１６′と一致して画成され
るように、ＤＥ−１００中で、毎分８０ｎｍの速度でエ
ツチングされる。熱酸化物領域６′は、毎分１ｎｍの速
度でエツチングされ、多結晶シリコン領域１４′を画成
するためのエツチング阻止層として働く。
露出している酸化物領域６′を、緩衝されたＨＦを用い
て、シリコン表面迄、エツチング・バックし、フォトレ
ジスト層２６を剥離させ、ウェハを８００℃の蒸気及び
酸素の雰囲気中で熱酸化する（第４図）、ゲート酸化物
領域６′が略４５ｎ■迄再成長され、その間、フィール
ド領化物領域４は極めて少ししか成長せず、多結晶シリ
コン領域１４′の側壁はより速い速度で、約２００ｎｍ
迄酸化するｍ５ｉｏ、領域１８′は稠密化する。ＳＲＮ
領域１６′の上部及び側壁は僅かに酸化して。
周囲の酸化物にオキシ窒化物の遷移層を形成するが、約
２．５ｎｍの厚さよりも更に酸化しないように自己制限
する。
それから、低圧ＣＶＤ　（ＬＰＧＶＤ）技術を用い、前
述の米国特許第４４５８４０７号明細書に記載されてい
る条件で、１５ｎｍのＳＲＯＲ２ＳＯ４着させる。
次に１周知のＬＰＣ：ＶＤ技術を用いて、その場でドー
プされた第２多結晶シリコン層３０を付着し、第２の相
互接続体及びゲート電極の層を形成する。
フォトレジスト・パターンを設け、ＲＦプラズマ中に於
てＤＥ−１００を用いてエツチングして、プログラム／
消去電極３２及び多結晶シリコン・ゲート電極３４を形
成する（第５図及び第６図）。
ＳＲＯＲ２ＳＯ４ツチング速度は、多結晶シリコン層３
０（８０ｎｍ／分）よりもずっと遅く（１ｎｍ／分）、
プラズマ拳エツチングに於てエツチング阻止層として働
く。
フォトレジスト層を除去した後、ソース及びドレイン拡
散領域３６及び３８（第６図）並びにカップリング電極
４０を、厚いフィールド酸化物領域４及び多結晶シリコ
ン領域１４′及び３４をマスクとして用いて、砒素をイ
オン注入することにより形成する。
ソース及びドレイン拡散領域を、それらの最終的な接合
の深さが５００ｎｍになる迄、蒸気及び／若しくは酸素
中に於て１０００℃でドライブさせ、それとともに、拡
散領域の上には２００ｎｍのＳｉＯ□そして多結晶シリ
コン領域の表面及び側壁の上には３００ｎｍのＳｉＯ□
が成長される。
多結晶シリコン層３０で被覆されていない部分のＳＲＯ
Ｒ２ＳＯ４ｉＯ，に変化する。Ｓｉ０．４ｍ変化しなか
ったＳＲＯ層が領域２８′として示されている（第６図
）。
それから、拡散領域及び多結晶シリコン・ゲート電極に
電気接点を形成するために、酸化物中に窓（図示せず）
をエツチングする。金属パターン（図示せず）を適切に
画成して、構造体を完成させる。第７図は、上記処理工
程により形成されたフローティング・ゲート構造体を示
す上面図である。第７図に於て、フローティング・ゲー
ト・チャネル領域３３．ワード線４６．ビット線プログ
ラム・ノード４２、及びビット線読取ノード４４も示さ
れている。
第８図乃至第１２図は１本発明のもう１つの実施例を示
している。この実施例に於て、前述の実施例の構造体と
同様な構造体は共通の番号で示されている。薄い酸化物
領域６及び６′並びに厚い酸化物領域４で被覆された領
域を有するシリコン基板２上に第１多結晶シリコン層１
４を付着した後、ＤＥＩＳの第１層５を第８図に示す如
く付着する。
そ（７）ＤＥ　Ｉ　５（７）第１層は、ＰＥＣＶＤ装置
に於て、次に示す条件を用いて、付着される。
アルゴン中に於ける１、５％のＳｉＨ４と０゜４ｃｃ／
分の０２との混合物を用いて、３７５μ腸Ｈｇの圧力を
得る。これから、チェンバを、Ｎ３を用いて、１８００
μｍＨｇの圧力にする。基板を３５０℃に抵抗加熱し、
高周波エネルギを１２５ワツトに保つ、付着時間は、４
５０人の付着厚及び１．８５の屈折率を得るために、６
０秒程度である。
その材料の組成は、その層が低い電界で導通するように
する、不飽和シリコン結合を有する、不明の比率のシリ
コン、酸素及び窒素を有している、オキシ窒化シリコン
（シリコンを豊富に含む窒化物−５ＲＮ）である。
ＤＥＩＳの第１層を、フォトレジストでマスクし、ＮＨ
，Ｆ中に２０＝１の比率で緩衝させた弗化水素酸を用い
てエツチングして、ＳＲＮ領域５′を形成する。
次のマスクを用いて、不揮発性メモリ・セルに於けるフ
ローティング・ゲートとして働く第１多結晶シリコン・
ゲート電極３（第１０図）を画成し、薄い酸化物領域６
′をシリコン基板に達する迄エツチング・バックした後
、その領域にゲート酸化物を、高温の蒸気及び酸素の雰
囲気中で再成長させる。この工程は、同時に、第１多結
晶シリコン領域３の鱒出した表面に絶縁酸化物領域７を
成長させ、ＤＥＩＳに於けるＳＲＮ領域５′の鱒出した
表面を酸化させる０本発明のＤＥＩＳに於けるその下層
は、上記酸化雰囲気中に於て最小限の時間が経過すると
、酸化される領域の厚さを自己制限するように酸化する
。
例えば、シリコン基板上に４５０人の厚さを成長させる
ために必要な時間及び温度が、ＤＥＩＳ上に自己制限し
て酸化された層を得るために適当な時間及び温度である
。このオキシ窒化シリコンの導通障壁９（第１０図）の
厚さは、そのＤＥＩＳ層の付着中の加えられたｏ２の量
により決定され、酸化雰囲気に対して長時間さらしても
、そのＤＥＩＳ層の厚さ又は導通特性に目立った影響を
生じない。
次の処理工程に於て、上部注入層１１（第１１図）を付
着させる。その付着は、０．の流量を０゜７ｃｃ／分に
増加させること以外は、前述の付着の場合と同一の条件
を用いて、ＰＥＣＶＤ装置に於て行われる。上部注入層
に於て０２を増加させる目的は、後の最終的酸化工程中
に第２多結晶シリコン領域により被覆されていない領域
に於て容易に酸化可能になるようにするためである。
それから、第２多結晶シリコン層１７を、周知のその場
でドーピングを行うＬＰＧＶＤ技術を用いて付着し、マ
スクし、パターン状にエツチングして（第１２図）、Ｄ
ＥＩＳ上の上部電極１３゜ＦＥＴゲート１５及びキャパ
シタのための電極。
並びに集積回路素子のための相互接続体を形成する。
上部注入層１１は、第２多結晶シリコン領域の下には常
に残されていることに注目されたい、これは、２つの極
めて有利な効果を有する。第１の効果は、その層の誘電
定数が増加することにより。
第２多結晶シリコン層をダイナミックＲＡＭセルの記憶
ノードを形成するために用いたとき、単位面積当りのキ
ャパシタンスが改善され、第２多結晶シリコン・ゲート
を形成されたＦＥＴの相互コンダクタンスが改善される
ことである。第２の効果は、上記注入層が、薄いゲート
酸化物が形成された場合に於て通常生じる。低電界に於
ける破壊及び短絡を除くという、極めて有利な効果であ
る。
この第２の効果は、トンネル現像を生じる薄い酸化物に
より相互に分離されている過剰なシリコン原子又は原子
群が電荷を保持することができ、ゲート酸化物とシリコ
ンとの構造体に於ける欠陥から更に注入される電荷を遮
蔽するためである。
又は、上部注入層は、後の減化工程に於て、第２多結晶
シリコン領域により被覆されていない領域に於て酸化さ
れるので、構造体に窒素が含まれていない従来技術の場
合と同様に形成してもよい。
本発明は幾つかの利点を有している。ＰＥＣＶＤ技術又
はＬＰＧＶＤ技術を用いることによって。
構造体に於ける制御範囲が改善される。又、セル寸法が
４：１の比率で改善される。更に、収率の平均が、従来
技術の場合の１００乃至４００％に改善される。
Ｆ０発明の効果 本発明によれば、半導体構造体に適した、改良されたＤ
ＥＩＳが得られる。
【図面の簡単な説明】
第１図乃至第６図は本発明の一実施例による新規なＥＥ
ＰＲＯＭの形成を示す一連の断面図、第７図は上記Ｅ　
Ｅ　Ｐ　ＲＯＭの単一のセルを示す上面図、第８図乃至
第１２図は本発明のもう１つの実施例を示す図である。 ２・・・・シリコン基板、３・・・・第１多結晶シリコ
ン領域（ゲート電極）、４・・・・フィールド酸化物領
域（ＲＯＸ）、５．５’、１６．１６′・・・・シリコ
ンを豊富に含む窒化物（ＳＲＮ）層又は領域（オキシ窒
化シリコン層、下部注入層）、６．６′・・・・ゲート
酸化物領域、７・・・・絶縁酸化物領域。 ８・・・・カップリング拡散領域、９・・・・オキシ窒
化シリコンの導通障壁、１０．１２・・・・硼素を注入
され゛た領域、１１．２８．２８′・・・・シリコンを
豊富に含む酸化物（ＳＲＯ）層又は領域（上部注入層）
１３．１５．３４・・・・第２多結晶シリコン領域（ゲ
ート電極）、１４．１４′・・・・第１多結晶シリコン
層又は領域（ゲート電極）、１７．３０第２多結晶シリ
コン層１８．１８′・・・・Ｓｉｎ。 層又は領域、２６・・・・フォトレジスト層、３２・・
・・第２多結晶シリコン領域（プログラム／消去電極）
、３３・・・・ブローティング・ゲート・チャネル領域
、３６°、３８・・・・ソース／ドレイン拡散領域、４
０・・・・カップリング電極、４２・・・・ビット線プ
ログラム・ノード、４４・・・・ビット線読取ノード、
４６・・・・ワード線。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ２６・・・フォトレジスト層 ＦＩＧ、　１ 日Ｇ、２ ＦＩＧ、７ 日Ｇ、３ 日Ｇ、４ 日Ｇ、　５ 日Ｇ、Ｇ ＦＩＧ、８ 日Ｇ、１１ 日Ｇ、１２

Claims (1)

    【特許請求の範囲】
  1. 　シリコンを豊富に含む窒化物層と、二酸化シリコン層
    と、シリコンを豊富に含む酸化物層とより成る複合体を
    有する、半導体構造体に適したジユアル電子注入構造体
    。
JP60283208A 1985-03-25 1985-12-18 ジユアル電子注入構造体 Granted JPS61220474A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US715318 1985-03-25
US06/715,318 US4656729A (en) 1985-03-25 1985-03-25 Dual electron injection structure and process with self-limiting oxidation barrier

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JPS61220474A true JPS61220474A (ja) 1986-09-30
JPS6364063B2 JPS6364063B2 (ja) 1988-12-09

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