JPS61216033A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌｆｆｌｉ分野」 本発明゛はメインメモリ等の記憶装置より命令を読み込
み、該読み込んだ命令コードに従い演１処理を実行する
演算処理装置に関するものである。

ｔｖｅ未枝術」 従来、この種の演算処理装置においては、メインメモリ
に実行手順である命令プログラムが格納されており、こ
のメインメモリ中の命令プログラム列をプログラムカウ
ンタの保持イーに対応した番地より順次読み出し、実行
している。

この従来の演算処理装置の概略ブロック図を第１図に示
す。

図中３は全体の制御を司どる制御回路、４は演算処理を
行なうアキュムレータ（以下ＡＬＵと称す）、５は次に
実行する命令語のメモリアドレスを指示するプログラム
カウンタ、６はメモリ１４よりプログラムカウンタ５の
内容に従って読み出された命令を格納する命令レジスタ
である。７は命令レジスタ６の命令の解析を行なう命令
デコーダ、８はメモリ１４のアドレスを指定するメモリ
アドレスレジスタ、９はメモリ１４に書き込み又はメモ
リ１４より読み出したデータを一時格納するメモリデー
タレジスタである。１３はメモリ制御回路、１４はプロ
グラム命令列が記憶されていると共に、＠頁処理装置で
の処理において発生するデータを一時記憶するメモリで
ある。

プログラムカウンタ５の内容がメモリアドレスレジスタ
８に格納され、メモリ制御回路１３にこのメモリアドレ
スレジスタ８よりのアドレスデータが送られると、その
アドレスに対応したデータ、即ちプログラム命令がメモ
リ１４よりメモリデータレジスタ９に読み込まれ、この
命令コードが命令レジスタ６に送られる。この命令コー
ドは命令デコーダ７で解析され、解析結果は制御回路３
に送られ、解析結果に従った処理が実行される。この時
プログラムカウンタ５のイーはその内容がメモリアドレ
スレジスタ８に格納された後に１つカウントアツプされ
、次の命令コード読出し時にはこの値がメモリアドレス
レジスタ８に格納され、前述と同様の動作が実行される
ことになる。

この様にある命令を実行する毎に命令コードをメモリ１
４より読み出さねばならず、この命令の読込み時にはア
ドレスバスに対するアドレスデータを出力確定させ、そ
の後制御回路３よりメモリ制御回路１３に制御信号を出
力して行なわなければならない、このためこの命令の読
込み時間が他の命令の解析実行処理時間を遅らせてしま
っていた。

又、これを避け、処理の高速化を計るため、大型のＣＰ
Ｕ装置においてはパイプライン処理を行なっているが、
実行制御も複雑となってしまい、構成も？Ｉ［Ｉｌとな
り、高価格化を招いていた。またこの場合においても、
特に命令の読み込み回数が多く、多くの処理時間を要す
る処理ルーチンが同プログラム内で何回も使用されると
、全体としてＣＰＵの処理を遅らす原因ともなっていた
。

Ｅ目的］ 本発明は上述従来技術の欠点に鑑みなされたもので、そ
の目的とする所は、演算処理装置に一定量の実行命令デ
ータを前もって記憶しておく手段を備え、該手段に記憶
されている命令を実行する命令が入力されると該手段よ
り実行すべき命令を読込み実行することにより命令読込
み時間を短縮し、処理速度の高速化を図ると同時にプロ
グラム命令ズをも小さくすることができる演算処理装置
を提供することにある。

Ｌ実施例」 以下、図面を参照して本発明に係る一実施例を詳説する
。

第２図は本発明に係る一実施例のブロック図であり、第
１図と同様構成には同一番号を附してあり、同一構成に
ついての説明は重複するので省略する。

第２図において、２は全体の制御を司どる制御回路であ
り、制御回路２では命令デコーダ７で解析された実行す
べき命令の解析結果に従って、内部メモリ２ａに内蔵さ
れているマイクロプログラムが選択され、命令処理に対
応する各種信号の出力及び、各種信号の読取り、判別処
理が実行される。ここで、制御図ｗＩ２はマイクロプロ
グラム内蔵タイプではなく、論理回路で全てが形成され
たものでもよいことはいうまでもない。

また、２０はメモリ１４より読込んだ命令に基づき、指
定された命令コード列を記憶しておく命令バッファであ
り、命令バッファは高速にて読み／書きが行なえ、読み
／書きデータは内部バス１０を介して授受され、この出
力データは必要に応じて命令レジスタ６に信号線２３を
介して与えられ、其他必要に応じて不図示のレジスタ等
に直接格納される。２１は命令バッファ２０のアドレス
を指示するバッファポインタ（ＲＰＣ）である、マクロ
命令ポインタ（ＭＰＣ）２４は、メモリ２７とデコーダ
２８を備えている。デコーダ２８はマクロ命令の番号に
よりメモリ２７のアドレスを選択する。メモリ２７はデ
コーダ８によりアドレスされた番地、即ち各マクロ命令
に対応した命令コード列の先頭アドレスを記憶するよう
になっている。

第３図（ａ）に示すマクロ命令コード列３０がメモリ１
４のプログラム上に現われると、まずｎマクロ開始命令
３１（ｎはマクロ命令の種類を示すｔＦ散）が命令デコ
ーダ７によって認識され、制御回路２はＢＰＣ２１とＭ
ＰＣ２４に対し、バス２２を介してマクロ命令ナンバー
と、ＢＰＣ２１の内容をメモリ２７にラッチさせるため
の信号を送出する。これによりマクロ命令ポインタ（Ｍ
ＰＣ）２４はマクロ命令のナンバーに対応した命令バッ
ファの先頭アドレスをメモリ２７に記憶する。

−１命令コード列３２はメモリアドレスレジスタ８より
のアドレスに従って、メモリデータレジスタ９に順次読
み出され、内部バス３０を介して命令バッファ２０の、
制御信号２９によりカウントアツプされるＢＰＣ２１で
示されるアドレスに順次格納される。ｎマクロ終了命令
３３が命令デコーダ７により認識されると、制御回路２
は制御信号２９を停止させる。

プログラム実行中、ｎマクロ実行命令３４が命令デコー
ダ７により認識されると、制御回路２はＭＰＣ２４にバ
ス２２を介してマクロ命令□ナンバを送出する。そのマ
クロ命令ナンバをデコーダ２Ｂがデコードして、マクロ
命令に対応したアドレスをメモリ２７より読み出しＢＹ
’Ｃ２１に出力する。このようにしてメモリ２７のマク
ロ命令の先頭アドレスがバス２５上に出力され、ＢＰＣ
２１にマクロ命令に対応した先頭アドレスがセットされ
る。

この後、制御回路２は制御＠号２９を出力しながら１Ｍ
次命令バッファ２０の命令コードを内部バス１０に読み
出し、信号ｗＡ２３を介して命令レジスタ６に取り込み
命令コード列３２の命令を実行していく、なお、この間
プログラムカウンタ５はｎマクロ実行命令を検出したア
ドレスの次のアドレスを指したままで停止している。ｎ
マクロ終了命令３３が命令バッファ２０より読み出され
ると、命令デコーダ７はこれを判断し、制御回路２にマ
クロ命令が終了したことを知らせる。制御回路２は制御
信号２９を停止させ、再びプログラムカウンタ５を起動
させて、通常のプログラム実行処理を開始する。

１１８４図は命令バッファ２０の構成を示す図で、ｎ個
のマクロ命令コード列が格納され、このときメモリ２７
は各マクロ命令の先頭アドレスｌ　−ｎが格納されてい
る。

以下、以上の構成より成る本実施例の、内部メモリ２ａ
に内蔵された、プログラム命令の読出し処理及び命令実
行処理等を行うプログラムの動作を、第５図のフローチ
ャートを参照して説明する。

制御回路２は命令コード読込み（命令フェッチ）サイク
ルの岐初であるステップ５０において、プログラムカウ
ンタ５の指すメインメモリ１４のアドレスよりメモリデ
ータレジスタ９を通して命令を読み込むと、プログラム
カウンタ５は１つカウントアツプされる（ステップ５１
）、−万読み込まれた命令コードは命令レジスタ６にセ
ットされ、命令デコーダ７によってデコードされ命令が
判断される。ステップ５２はマクロ開始命令が入力され
たかをみ、ステップ５３ではマクロ実行命令が入力され
たかを調べる。上記いずれの命令でもない通常の命令の
ときはステップ５４に進み、その命令を実行して、再び
命令フェッチサイクルに贋る。

ステップ５２でｎマクロ開始命令３１が検出されると、
ステップ５５に進み制御回路２は制御信号２９をＢＰＣ
２１に出力してＢＰＣ２１より命令バッファ２０にアド
レスを出力させる。一方制御回路２はバス２２を介して
、マクロナンバーｎをＭＰｃ２４に出力する。このマク
ロナンバーｎはデコーダ２８によってデコードされメモ
リ２７の番地を指定し、ＢＰＣ２１の値がバス２５を介
してメモリ２７に記憶される。これにより命令バッファ
２０のｎマクロ命令の先頭アドレスが、マクロナンバー
ｎに対応してメモリ２７に記憶されたことになる。この
後プログラムカウンタ５の示すメインメモリ１４の内容
がメモリデータレジスタ９を通して内部バス１０に読み
出され、命令バッファ２０のＢＰＣ２１で示されるアド
レスに記憶される。

ステップ５６でメインメモリ１４から内部バス１０に読
み出された命令がｎマクロ終了命令３３のときはマクロ
命令を命令バッファ２０に格納する動作を中止して再び
命令フェッチサイクルに戻る。ｎマクロ終了命令でない
ときは、ステップ５７に進みプログラムカウンタ５を１
つ進め、ステップ５８でＢＰＣ２１を１つ進めて、再び
ステップ５５に戻り、マクロ終了命令までのｎマクロ命
令の命令コード列を命令バッファ２０に格納していく。

ステップ５３でｎマクロ実行命令３４が検知されるとス
テップ５９に進み、制御回路２がＭＰＣ２４にマクロナ
ンバーｎを出力する。これによりデコーダ２８を通して
メモリ２７のアドレスが指定され、ｎマクロ命令の命令
バッファ２０の先頭アドレスが読み出され、バス２５を
介してＲＰＣ２１にセットされる（ステップ６０）、ス
テップ６１で制御回路２はプログラムカウンタ５を停止
させ、ＢＰＣ２１によってアドレスされる命令バッファ
２０から命令コードを内部バス１０に読み田す、ステッ
プ６２でｎマクロ終了命令３３が命令デコーダ７により
検知されるとＢＰＣ２１をオフ状態にし、命令バッファ
２０の出力を禁止して、再び通常のメインメモリ１４の
プログラム実行に戻る。ステップ６２でｎマクロ終了命
令が検出されないときはステップ６３に進みその命令を
笑打し、ステップ６４でＢＰＣ２１を１つ進めてステッ
プ６１に戻り、前述と同様の動作を行う。

以上説明した様に本実施例によれば、命令コード列を予
めマクロ命令としてＣＰＵ内の命令バッファ２０に格納
しておき、マクロ実行命令を実行するとメインメモリ１
４をアクセスせずに、命令バッファ２０内の命令コード
を実行するため、その間アドレスバス、データバス等を
専有する時間、又メモリ１４を専有する時間も減らすこ
とがで！ｊ、ＣＰＵそのものの処理時間の同上のみなら
ず、プログラムの処理スピードの増大およびプログラム
ステップ数を減らすことができるという大きな効果が得
られる。

【効果］ 以上説明した様に本発明によれば、プログラムの高速処
理が可能で、かつプログラムサイズも小さくできるとい
う効率のよい演箕処理装置を提供できる。

【図面の簡単な説明】

８１図は従来の演箕処置装置の命令読込み処理部のブロ
ック構成図、 ８８２図は本発明に係る一実施例のブロック構成図。 第３図（ＩＬ）はｎマクロ命令のコード列を示す図、 第３図（ｂ）はｎマクロ実行命令例を示す図、 第４図は命令バッファの構成図、 第５＠は本実施例の命令解析及び命令処理を示すフロー
チャートである。 図中２．３・・・制御回路、２ａ・・・内部メモリ、５
・・・プログラムカウンタ、６・・・命令レジスタ、７
・・・命令デコーダ、１０・・・内部バス、１３・・・
メモリ制御回路、１４・・・メモリ、２０−・・命令バ
ッファ、２１・・・バッファポインタ（ＲＰＣ）、２４
−・・マクロ命令ポインタ（ＭＰＣ）　、２７−・・メ
モリ、２８・・・デコーダである。 ４、特許出願人　　　キャノン株式会社代理人　弁理士
　　　大　塚　康徳 第３図 （ｂ） 四＝ヨコヨコ〜３４

Claims (1)

【特許請求の範囲】
1. 記憶手段より命令コードを読み込み、該読み込んだ命令
   コードに従い処理を実行する演算処理装置であつて、前
   記記憶手段より命令コード列を読み込み順次記憶する命
   令記憶手段を備え、前記命令記憶手段に記憶されている
   前記命令コード列の実行開始命令により、前記命令記憶
   手段より前記命令コード列を読み出し実行することを特
   徴とする演算処理装置。