JPS61188602A - 入出力バスの監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野２ この発明は、プログラマブル・コントローラなどのデー
タ処理装置における入出力バスの監視回路に関する。

〈発明の概要〉 この発明は、プログラマブル・コント−ローラなどにお
いて、入出力バスとＣＰＵｆ−タハストヲ結ぶバスゲー
ト回路が閉じているときに、入：出力バスにバッファ回
路を介しであるテストデータを送出し、そのテスト・デ
ータが正しく入出力バスに生じたか否かを比較判定する
ことによシ、入出力バスの擾乱発生を検出するものであ
る。

〈発明の背景〉 プログラマブル・コントローラ（以下ＰＣと称す）にお
いては、入出力ユニットにりなが・る入出力バスとＣＰ
Ｕのデータバスとをバスゲート回路を介して接続し、Ｃ
ＰＵが入出力ユニットをアクセスするときく上記バスゲ
ート回路を開く構成が一般的である。

上記の入出力ユニットは入カニニットと出カニニットの
総称である。ＰＣの制御対象機器に関するリミットスイ
ッチ、光電スイッチ、近接スイッチなどの信号源が入カ
ニニットに接続され、モータ、電磁弁、ポンプなどの出
力機器が出カニニットに接続される。

つまり、入出力ユニットはＰＣと制御対象機器とを結合
するインターフェイスであり、ＰＣの横部分である。そ
のため、入出力ユニットが外来雑音で誤動作しないよう
に、また入出力バスが外来雑音で乱されないよ、うに厳
重に配慮し準ければならない。

ＣＰＵが出カニニットに出力データを転送する際、ある
いは入タカユニットから入力データを取り込む際に、ち
ょうど入出力バスに外乱が生□じると、誤った出力デー
タが外部出力されたり、誤った入力データに従って制御
が進めてれるとととなり、ＰＣシステムが誤動作する。

入出力バスの擾乱は、入出力バスの：ネクタにトを着脱
すると、・入出力バスの擾乱によプＰＣシステムが誤動
作してしまう。したがって従来のＰＣでは、運転中に入
出力ユニットを着脱することを禁止している。

ところで、一部の入出力ユニットが故障したときに、そ
の故障部分とは関連しない部分ではＰＣの運転を続けた
ままで、故障ユニットを着脱交換できれば非常に便利で
ある（このような操作を入出力ユニットのオンライン脱
着という）−０しかし、従来のＰＣではこの操作は行な
えない。

〈発明の目的〉 この発明の目的は、ＣＰＵ側に負担をかけることなく、
入出力バスに擾乱が生じたとき速かにそれを検出できる
ようにした入出力バスの監視回路゛　を提供することに
ある。

〈発明の構成と効果〉゛ 上記の目”的を達成するために、こ；発明は、入出力ユ
ニットにつながる入出力バスとＣＰＵのデータバスとを
バスゲート回路を介して接続し、上記ＣＰＵが上記入出
力ユニットをアクセスするときに上記バスゲート回路を
開く構成のデータ処理装置において、上記バスゲート回
路が閉じられている期間において上記入出力バスにバッ
フ７回路を介してテストデータを送出する手段と、この
手段の動作中に上記入出力バスに正しく上記テストデー
タが生じているか否かを比較判定する手段とを設けた。

この構成によれば、上記ＣＰＵが上記入出力ユニットを
アクセスする極〈短い時間を除いては、入出力バスの擾
乱の有無を°監視できる。入出力ユニットを連続的にア
クセスするときも、上・記バスゲート回路が開きっばな
しとはならず、微小な周期で入出力バスを監視し続ける
ことができる。

〈実施例〉　　　　　　　　　　　　　−以下では本発
明による監視回路を備えたＰＣについて説明する。

第１図′はＰＣの全体構成を示している。１０はＣＰＵ
（モトローラ社製６８０９を中心とする）、１２はシス
テムプログラムなどを記憶するシステムメモリ、１４は
対象機器の制御仕様を決めるユーザプログラム記憶用の
メモリ、１６はＮＯ，Ｏ〜ＮＯ，ｎまである入出力ユニ
ット（入カニニットと出カニニットの総称）、１８は入
カニニットからの入力データおよび出カニニットに与え
る出力データを一時記憶する入出カメモリ、２０は本Ｐ
Ｃとオペレータとのインターフェイスであるプログラム
コンツールである。

また、ＤＢｎはＣＰＵｌ０のデータバス、ｌ０Ｄｎは各
入出力ユニット１６につながる入出力バス、２２はＣＰ
ＵデータバスＤＢｎと入出力バスｌ０Ｄｎとを結合する
バスゲート回路、２４は本発明に係る監視回路である。

なお図を簡潔にするために、データバスＤＢｎ＊入出力
バスｌ０Ｄｎ、バスゲート回路２２を１ビツト構成のよ
うに示しているが、実際にはそうではなく”、通常は８
ビット並列の構成である（１つの入出力ユニット１６に
８個の外部入出力端子があるのに対応している）。

第３図の７０−チャートは本ＰＣの動作の概略を示して
いる。ステップ１００ではＰＣ各部を所定の初期状態に
整える。次のステップ１０１も初期処理の１つで、内容
は後述する。

ステップ１０２において、メモ゛す１４のユーザプログ
ラムをＥＮＤ命令まで一巡実行することによシ、上記入
出カメモリ１８のデータに基づいて演算処理をし、その
処理結果で入出カメモリ１８中の出力データを書き換え
ていく。

次のステップ１０３はプログラムコンソールに対するサ
ービ′ス処理で、プログラムコンソ−ル２０に制御進行
゛状態を示す表示データを与えたり、反対にプログラム
コンソール２０からの各種の指令入力を受は付ける。　
　　　　□　　′次の′ステップ１０４では、監視回路
２４の異常フラグＦＬＧを信号Ｆｄ”Ｃ’によってクリ
アする。

次めステップ１０５は入出カリフレッシュ処理□である
。つま゛す、ユーザプログ−ラムめ実行によして書き換
えられた入出カメモリ１８中の出力データを蚊当する出
力“ユニット１６１Ｃ転送するとともに、入カニニット
１６の最新の入力データを取シ込んで入出カメモリ゛１
８に□記ｔ１１＋る。　　　゛　　′監視回路２４の構
成と動作は後で詳しく説明する′が、この回路２４’に
：て入出力バスｌ０Ｄｎの擾乱が検出されると、異常フ
ラグＦＬＧがセットされる。

したら、異常フラ７ＦＬＧがセットされているか、クリ
アされたままであるかを次のステップ１０６でチェノ□
りする。異常フラグＦＬＧがクリアされたｔまであれば
入出力リフレレシュは正しく行なえたのであシ、その場
゛合は直ちにステップ１０２（ユーザプログラムの実行
ルーチン）に戻る。異常フレツシー処−中に入出力バス
ｌ０Ｄｎに擾乱が起こう−たことを意味し、その擾乱で
転送データが誤うたものに′な゛つている確率が高い。

この場合ステップ１０４−１０５と進み、入出カリフレ
ッシュ処理を監視回路２４の詳細な構成例を第２図に示
している。この監視回路”２４は、あるビットパターン
の讐ストデータを酷憶する′記憶回路２６と、この記憶
回路２６の出力端と入出力バスｌ０Ｄｎとを結ぶパレ７
ア回路２８と、記憶回路ｉ６からのテストデータかＣＰ
ＵデータバスＤＢｎ上のデータのいずれかを選択するマ
ルチプレクサ３０と−、このマルチプレクサ３０で選択
されたデータと入出力バスｌ０Ｄｎ上のデー夛とを比較
する一致回路３２と、この一致−回路□３２の不一致出
力を隻けて前記異常フラグＦＬＧ出力を作るフラグ回路
３４と、　ＣＰＵ１゛０からのシステム−クロックＥ’
Ｅ’、ＥＱや制御信号Ｒ／Ｗ、ＤＬＤＫ基づ仏て各部の
タイミング信号Ｇｌ　、Ｇ２　、Ｇ３　、Ｇ４’を作為
タイミング発生回路３６とからなる。　　　　　　　゛
なお、第３図におけるステップ１０１は゛上記記憶回路
２６にテストデ＝りを書き゛込むルーチンである。

次に、ＣＰＵｌ０Ｋよる入出力五二゛ット１６′のアク
セス動作と監視回路・２４の動作釦ついて、第５図のタ
イミングチャートを参照しながら説明する。　　　　　
　　　　　　　−・ まず出カニニット１６に対するアクセス（ライトモード
）について説明する。ＣＰＵｌ０は、アクセスしようと
する出カニニット１６をチャンネル選択信号ｌ０ＣＨ１
（ｉ　＝　０〜ｎ）で指定し、制御信号０ＵＴＧをＬレ
ベルにしてバスゲート回路２２の出力ゲートを開いて、
前述の′出力データをデ二タバスＤＢｎへ送出し、さら
に制御信号ｌ０ＥＮを一度Ｌレベルに己てからＨレミル
に戻す。すると、この制御信号ｌ０ＥＮ−の立上りに同
期し、入出力バスｌ０Ｄｉ＞上の出力データが指定した
出力二二ツ′ト１６に２ツチされる。

このライトモードプタセース時に監視回路２４において
は、マルチプレクサ３０はＣＰＵデータバースＤＢｎ側
に切シ換えられており、またバラフナ回路２８は閉じら
れそいる。したがってＣＰＵｌ０がバスゲート回路２′
２を開いてデータを出力したとき、データバス’ＤＢｎ
上のデータ゛とメ出゛カバスｌ０Ｄｎ上のデータとが一
致回路３２にて比較され°机入出力バスｌ０ＤｎＫ擾乱
がなければ両データは一致するはずモあり、擾乱が起き
ると−データは不一致となる。こめ比較動作中の一致回
路３′２の不一致出力は、信号ｌ０ＥＮの立上りタイミ
ングでラック回路３４に読み込まれる。

次に入カニニット１６に対するアクセス（リードモード
）について説明する。ＣＰＵｌ０は、アクセスしようと
する入カニニット１６をチャンネル選択信号ｌ０ＣＨｉ
で指定し、またＣＰＵマシンサイクルの後半部分で信号
ｌ０ＥＮとＩＮＧｔ−Ｌレベルにし、指定した入カニニ
ット１６から入出力バスＩ　ＯＤｎに入力データを出力
させるとともＫ、その入力データをバスゲート回路２２
を介してデータバスＤＢｎＫ取り込み、入出カメモリ１
８に書き込むＯ このリードモードアクセス時に監視回路２４においては
、マルチプレクサ３０はテストデータ記憶回路２６側に
切り換えられ、また信号ｌ０ＥＮ　。

ＩＮＧがＬレベルになる直前にバッファ回路２８が開か
れる。つま９リードモードアクセスのためにバスゲート
回路２２の入力ゲートが開かれる直前において、記憶回
路２６のテストデータがバッファ回路２８から入出力バ
スｌ０Ｄｎに送出される。

そして、記憶回路２６の出力（テストデータ）と入出力
バスｌ０Ｄｎ上のデータとが一致回路３２で比較される
。入出力バスｌ０Ｄｎに擾乱がなければ両データは一致
するはずであり、擾乱が起きると両データは不一致とな
る。この比較動作中の一致回路３２の不一致出力は、ク
ロックＥＥの立上シタイミングで７ラグ回路３４に読み
込まれる・なお、ＣＰＵｌ０がメモリやプログラムコン
ソール２０をアクセスするときにも、上記と同じタイミ
ングでテストデータによる入出力バスｌ０Ｄｎの監視動
作が行なわれる。

以上で明かなように、この実施例においては、バスゲー
ト回路２２が閉じているときにテストデータによって入
出力バスｌ０Ｄｎを監視するだけでなく、ＣＰＵＩ　Ｏ
がバスゲート回路２２を開いて入出力バスｌ０Ｄｎにデ
ータを出力するときに、その出力データを用いても入出
力バスｌ０Ｄｎを監視している。したがってバスの監視
頻度を非常に高くでき、バス擾乱の監視もれはｔｌとん
どない。

この実施例に係るＰＣでは、以上説明した機能に加え、
次の機能を有することで前述した「入出力ユニットのオ
ンライン脱着」を可能にしている。

故障した入出力ユニット１６をＰＣ運転継続のまま交換
する場合を例として説明する。ユニット交換に先立ち、
交換しようとする入出力ユニット１６のチャンネル番−
をプログラムコンソール２０で事前登録する。この登録
入力は第３図のステップ１０３で受は付けられ、システ
ムメモリ１２内のテーブルに登録されるとともに、後述
の脱着ＯＫフラグがセットされ、またプロゲラムコ／ソ
ール２０の表示器に「脱着可」が表示される。その後に
登録したチャンネル番号の入出力ユニット１６を取り外
し、また新たな入出力ユニット１６を装着する。そうし
たならばプログラムコンソール２０で脱着が終了した旨
を入力する。これで前記テーブルの登録事項がおよび脱
着ＯＫフラグクリアされ、また「脱着終了」が表示され
る。

ＣＰＵｌ０は、ユニット脱着の登録があった場合（脱着
ＯＫ７ラグがセットされている間）、登録ユニットにつ
いての入出カリフレッシュを通常どおりには行なわない
。つまり登録ユニットが入カニニットの場合は入出カリ
フレッシュを禁止し、入出カメモリ１８中の該当入力デ
ータを温存する。

登録ユニットが出カニニットの場合、入出カリフレッシ
ュ時にそのユニットにオール％ＯＮデータを与える。以
上を整理したのが第４図の７０−チャートである（第３
図のステップ１０５の詳細）。

以上のように、ユニット脱着に先立って登録操作をする
と、そのユニットは通常の処理対象から事前に外される
。その後ユニットを脱着し、そのことによって入出力バ
スｌ０Ｄｎに擾乱が生じても、擾乱発生時の入出カリフ
レッシュ処理が前述のように繰返され、入出カリフレッ
シュを誤りのないものにする。この結果、「オンライン
脱着」をしてもＰＣを誤動作させることがない。

【図面の簡単な説明】

第１図は本発明に係る監視回路を備えたグログラマプル
・コントローラのブロック図、第２図は同上監視回路の
構成例を示すブロック図、第３図と第４図は同上プログ
ラマグル・コントローラの動作を示すフローチャート、
第５図は同じくタイミングチャートである。 ｌＯ・・・ＣＰＵ、１６・・・入出力ユニット、２２・
・・バスゲート回路、２４・・・監視回路、２８・・・
バッファ回路、３２・・・一致回路、３４・・・フラグ
回路・ＤＢｎ・・・ＣＰＵデータバス、ｌ０Ｄｎ・・・
入出力ハス。

Claims (1)

【特許請求の範囲】
1. （１）入出力ユニットにつながる入出力バスとＣＰＵの
   データバスとをバスゲート回路を介して接続し、上記Ｃ
   ＰＵが上記入出力ユニットをアクセスするときに上記バ
   スゲート回路を開く構成のデータ処理装置において、上
   記バスゲート回路が閉じられている期間において上記入
   出力バスにバッファ回路を介してテストデータを送出す
   る手段と、この手段の動作中に上記入出力バスに正しく
   上記テストデータが生じているか否かを比較判定する手
   段とを設けてなる入出力バスの監視回路。