JPS61163689A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61163689A JPS61163689A JP60004760A JP476085A JPS61163689A JP S61163689 A JPS61163689 A JP S61163689A JP 60004760 A JP60004760 A JP 60004760A JP 476085 A JP476085 A JP 476085A JP S61163689 A JPS61163689 A JP S61163689A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈技術分野〉
この発明は、テルル（Ｔｅ）を含む１ｌｌ−Ｖ族半導体
層上にｐ−ｎ接合又はヘテロ接合を設けるときに、界面
の不均一性の影響を最小におさえることのできる半導体
装置の製造方法に関する。
層上にｐ−ｎ接合又はヘテロ接合を設けるときに、界面
の不均一性の影響を最小におさえることのできる半導体
装置の製造方法に関する。
〈従来技術〉
従来上り、半導体レーザや発光ダイオードの製造方法と
して、■−ｖ族半導体の液相成長法は広く応用されてい
る。そして、これらの素子を製造する場合、ｎ型不純物
としてＴｅを用いる場合が多い、これは、比較的容易に
電子濃度の高い結晶を制御性よく得ることができるから
である。
して、■−ｖ族半導体の液相成長法は広く応用されてい
る。そして、これらの素子を製造する場合、ｎ型不純物
としてＴｅを用いる場合が多い、これは、比較的容易に
電子濃度の高い結晶を制御性よく得ることができるから
である。
しかし、Ｔｅを不純物として用いた層の表面には、Ｔｅ
の濃度の極端に高い場所がラメラ状に分布することが知
られている。このような状態の結晶表面上に連続成長を
行うと、上に成長した結晶の均一性の悪化や、界面での
再結合中心の増加など素子特性に悪影響を及ぼすことが
多い０例えば、第３図に示したように、ｐ型ＧａＡｓ基
板（３１）上に、Ｔｅ添加量が１０ ”ｃｍ−”のＡｊ
！ＧａＡｓ電流閉ヒ込め層（３２）を０．７μ輪厚、Ｔ
ｅｎ添加のＧａＡｓ表面保護層（３３）を０．１μｍＷ
成艮した場合を考える。成長法としては一般的な液相成
長法を採用したとする。このようにＴｅ高添加層（３２
）上に薄い半導体層（３３）とｒ＆長させたときの結晶
表面モル７オロノー（ｍｏｒｐｈｏｌｏｇｙ）を見ると
、ｗ４４図に示したように、ラメラ状の形状が観察され
る。さらに、第４図中の斜線部では最上部にあるＴｅ無
添加Ｇ ａ Ａ ｓ表面保護層（３３）が成長していな
いことがわかった。この薄層（３３）のラメラ状成長の
原因は、下のＡ、９ＧａＡｓ電流閉し込め層（３２）表
面のＴｅの不均一なへん積によるものであり、ラメラ状
の形はＴｅのへん積する形状を反映したものである。表
面保護層（３３）の部分成長は表面にアルミニウム（Ａ
／ａ）を含む層が部分的にさらされることを意味し、こ
の基板を用いての第２回目の成長時に、この部分には成
長できないことが知られており、大きな問題となってい
る。
の濃度の極端に高い場所がラメラ状に分布することが知
られている。このような状態の結晶表面上に連続成長を
行うと、上に成長した結晶の均一性の悪化や、界面での
再結合中心の増加など素子特性に悪影響を及ぼすことが
多い０例えば、第３図に示したように、ｐ型ＧａＡｓ基
板（３１）上に、Ｔｅ添加量が１０ ”ｃｍ−”のＡｊ
！ＧａＡｓ電流閉ヒ込め層（３２）を０．７μ輪厚、Ｔ
ｅｎ添加のＧａＡｓ表面保護層（３３）を０．１μｍＷ
成艮した場合を考える。成長法としては一般的な液相成
長法を採用したとする。このようにＴｅ高添加層（３２
）上に薄い半導体層（３３）とｒ＆長させたときの結晶
表面モル７オロノー（ｍｏｒｐｈｏｌｏｇｙ）を見ると
、ｗ４４図に示したように、ラメラ状の形状が観察され
る。さらに、第４図中の斜線部では最上部にあるＴｅ無
添加Ｇ ａ Ａ ｓ表面保護層（３３）が成長していな
いことがわかった。この薄層（３３）のラメラ状成長の
原因は、下のＡ、９ＧａＡｓ電流閉し込め層（３２）表
面のＴｅの不均一なへん積によるものであり、ラメラ状
の形はＴｅのへん積する形状を反映したものである。表
面保護層（３３）の部分成長は表面にアルミニウム（Ａ
／ａ）を含む層が部分的にさらされることを意味し、こ
の基板を用いての第２回目の成長時に、この部分には成
長できないことが知られており、大きな問題となってい
る。
次に、この方法で半導体レーザを製イヤした場合の問題
を述べる。第５図に一般的なダブルへテロ構造の半導体
レーザの断面図を示す。ｎ型Ｇ ａ Ａ ｓ基板（５１
）上に液相成長法を用いて、Ｔｅ添加ｎ型Ａ兇ｘＧａ＋
−ｘＡｓクラフト層（５２）、マグネシウム（Ｍｇ）添
加ｐ型Ａ ｐ、ｙＧａ＋−ｙＡｓ活性層（５３）、Ｍｇ
添加ｐ型Ａ之ｘＧａ、−ｘＡｓクラッド層（５４）、亜
鉛（Ｚｎ）添加ｐ゛型Ｇ ａ Ａ ｓ ＠極コンタクト
層（５５）を連続的に成長させる。この場合もＴｅ添加
の結晶（ｎ型ＡｌｘＧａ＋−ｘＡｓクラッド層）（５２
）上に薄層（ｐ型Ａ、９ｙＧａ、−ｙＡｓ活性層）（５
３）を形成する構造となっていることがわかる。Ｔｅの
添加量は前例と比較してみると、約１０ ”ｃ＋＊−’
と１／１０程度になっている。このため、前例のように
活性層（５３）が部分成長になってしまうほどの悪影響
は現われない。しかし、種々の解析よりこのｎ型クラッ
ド層（５２）と活性層（５３）の界面には混晶比のばら
つきや、非発光再結合中心の存在などが確認されており
、半導体レーザの特性に悪影響を及ぼしていることがわ
かる。悪影響の具体例としては閾値電流の増加、微分量
子効率の低下、素子寿命の減少などが挙げられる。
を述べる。第５図に一般的なダブルへテロ構造の半導体
レーザの断面図を示す。ｎ型Ｇ ａ Ａ ｓ基板（５１
）上に液相成長法を用いて、Ｔｅ添加ｎ型Ａ兇ｘＧａ＋
−ｘＡｓクラフト層（５２）、マグネシウム（Ｍｇ）添
加ｐ型Ａ ｐ、ｙＧａ＋−ｙＡｓ活性層（５３）、Ｍｇ
添加ｐ型Ａ之ｘＧａ、−ｘＡｓクラッド層（５４）、亜
鉛（Ｚｎ）添加ｐ゛型Ｇ ａ Ａ ｓ ＠極コンタクト
層（５５）を連続的に成長させる。この場合もＴｅ添加
の結晶（ｎ型ＡｌｘＧａ＋−ｘＡｓクラッド層）（５２
）上に薄層（ｐ型Ａ、９ｙＧａ、−ｙＡｓ活性層）（５
３）を形成する構造となっていることがわかる。Ｔｅの
添加量は前例と比較してみると、約１０ ”ｃ＋＊−’
と１／１０程度になっている。このため、前例のように
活性層（５３）が部分成長になってしまうほどの悪影響
は現われない。しかし、種々の解析よりこのｎ型クラッ
ド層（５２）と活性層（５３）の界面には混晶比のばら
つきや、非発光再結合中心の存在などが確認されており
、半導体レーザの特性に悪影響を及ぼしていることがわ
かる。悪影響の具体例としては閾値電流の増加、微分量
子効率の低下、素子寿命の減少などが挙げられる。
〈発明の目的〉
そこで、この発明では、この上うなＴｅを含む層上にｐ
ｎ接合又はヘテロ接合を設けるときの界面の悪影響を最
少に抑制する半導体装置の製造方法を提供することを目
的としている。
ｎ接合又はヘテロ接合を設けるときの界面の悪影響を最
少に抑制する半導体装置の製造方法を提供することを目
的としている。
〈発明の構成〉
上記目的を達成するため、本発明の構成は、■−Ｖ族半
導体結晶の液相成長法を用いて、Ｔｅを不純物として含
む第１層上に、この第１層とは導電型又は主たる結晶組
成の異なる第２層を成長させるとき、この第１層と第２
層の間にＴｅを含まない第３層を成長させ、問題となる
ｐｎ接合又はヘテロ接合界面にはＴｅ添加の層（第１層
）が接しないようにし、同時に、そめことによる素子時
。
導体結晶の液相成長法を用いて、Ｔｅを不純物として含
む第１層上に、この第１層とは導電型又は主たる結晶組
成の異なる第２層を成長させるとき、この第１層と第２
層の間にＴｅを含まない第３層を成長させ、問題となる
ｐｎ接合又はヘテロ接合界面にはＴｅ添加の層（第１層
）が接しないようにし、同時に、そめことによる素子時
。
性の変化がないように第３Ｍの導電型や主たる結晶組成
を第１Ｎと同じに決定することを特徴としている。
を第１Ｎと同じに決定することを特徴としている。
〈実施例〉
本発明を具体的に応用した例を第１図（ａ）に示す、こ
れは、ｐ型Ｇ ａ Ａ ｓ基板（１１）上に液相成長法
により、Ｔｅ添加量約１０ ”ｃｖｂ−’の第１層とし
てのＡ、ＱｘＧａ、−ｘＡｓ電流閉じ込め層（１２）を
厚さ０．６．ｕｎ、無添加のＡ、９ｘＧａ、−ｘＡｓＡ
ｓバフフッ１３）を０．３μｓ、ＧａＡｓ表面保護層（
１４）を０．１μ論連続的に成長させたものである。従
来技術で述べた第３図の場合と比べると、Ｔｅ添加Ａ乏
ｘＧａ、−ｘＡｓ層（１２）と同じ結晶組成を持つ無添
加Ａ 、９ｘＧａ＋−ｘＡｓＡｓバフフッ１３）がＴｅ
添加Ａ、９ｘＧａ＋−ｘＡｓ層（１２）とＧ ａ Ａ
ｓ表面保護層（１４）との間に挿入された形となってい
る。このバッファ層（１３）の存在の効果により、Ｔｅ
添加層（１２）表面のラメラ状の面内不均一が緩和され
、Ｇ ａ Ａ ｓ表面保護層（１４）は基板全面で均一
に成長し、鏡面の成長ウェハーが得られた。また、この
ウェハーを用いて半導体レーザを製作した例を第１図（
１））に示す、第り図（ＪＬ）のウェハーに幅４．０μ
輸のｐ型基板（１１）まで貫通する溝（６１）を形成し
、その上にｐ型Ａｌ１ｙＧａ＋−ｙＡｓクラッド層（１
５）、ｐ又はｎ型ＡｌｚＧａ＋−ｚＡｓ活性層（１６）
、ｎ型Ａ乏ｙＧａ１−ｙＡｓクラッド層（１７）、ｎ＋
型Ｇ ａ Ａ ｓ電極コンタクト層（１８）を液相成長
法により連続成長させたもの！ある。ただし、０ ＜ｘ
＜ｚ＜ｙ＜ １である。この半導体レーザウェハーにお
いても、ＧａＡｓ表面保護層（１４）が全面に均一成長
しているため、第２回目の成長らウェハー全面にわたっ
て均一なものが得られている。すなわち、これもバッフ
ァ層（１３）の挿入した効果である。
れは、ｐ型Ｇ ａ Ａ ｓ基板（１１）上に液相成長法
により、Ｔｅ添加量約１０ ”ｃｖｂ−’の第１層とし
てのＡ、ＱｘＧａ、−ｘＡｓ電流閉じ込め層（１２）を
厚さ０．６．ｕｎ、無添加のＡ、９ｘＧａ、−ｘＡｓＡ
ｓバフフッ１３）を０．３μｓ、ＧａＡｓ表面保護層（
１４）を０．１μ論連続的に成長させたものである。従
来技術で述べた第３図の場合と比べると、Ｔｅ添加Ａ乏
ｘＧａ、−ｘＡｓ層（１２）と同じ結晶組成を持つ無添
加Ａ 、９ｘＧａ＋−ｘＡｓＡｓバフフッ１３）がＴｅ
添加Ａ、９ｘＧａ＋−ｘＡｓ層（１２）とＧ ａ Ａ
ｓ表面保護層（１４）との間に挿入された形となってい
る。このバッファ層（１３）の存在の効果により、Ｔｅ
添加層（１２）表面のラメラ状の面内不均一が緩和され
、Ｇ ａ Ａ ｓ表面保護層（１４）は基板全面で均一
に成長し、鏡面の成長ウェハーが得られた。また、この
ウェハーを用いて半導体レーザを製作した例を第１図（
１））に示す、第り図（ＪＬ）のウェハーに幅４．０μ
輸のｐ型基板（１１）まで貫通する溝（６１）を形成し
、その上にｐ型Ａｌ１ｙＧａ＋−ｙＡｓクラッド層（１
５）、ｐ又はｎ型ＡｌｚＧａ＋−ｚＡｓ活性層（１６）
、ｎ型Ａ乏ｙＧａ１−ｙＡｓクラッド層（１７）、ｎ＋
型Ｇ ａ Ａ ｓ電極コンタクト層（１８）を液相成長
法により連続成長させたもの！ある。ただし、０ ＜ｘ
＜ｚ＜ｙ＜ １である。この半導体レーザウェハーにお
いても、ＧａＡｓ表面保護層（１４）が全面に均一成長
しているため、第２回目の成長らウェハー全面にわたっ
て均一なものが得られている。すなわち、これもバッフ
ァ層（１３）の挿入した効果である。
次に、ｎ型基板を用いたレーザで、Ｔｅ添加層上へ活性
層を成長させた従来例に本発明を適用した場合の素子構
造を第２図に示す。これは液相成長法により、ｎ型Ｇ
ａ Ａ ｓ基板（２１）上にＴｅ添加量約１０１８ｃｍ
−”のｎ型Ａ、９ｘＧａ、−ｘＡｓ クラッド層（２２
）を厚さ０．６μ…、Ｔｅ無添加Ｓｉ添加の口型Ａ ｆ
ｊｘＧａ＋−ｘＡｓバー／７７層（クラッド）（２３）
を０．２４ｍ 、ｎ又はｐ型Ａ、ＭｙＧａ＋−ｙＡｓ活
性層（２４）を０．ＩＪ７１１１、ｐ型Ａ 乏ｘＧａ、
−ｘＡｓクラッド層（２５）を０．８μ輸、最後にｐ゛
型ＧａＡｓ電極コンタクト層（２６）を１．０μ−を連
続的に成長させたウェハーである。Ｔｅ添加のクラッド
層（２２）上に直接活性層（２４］を成長させた第５図
の素子に比べて、Ｔｅ無添加Ｓｉ添加バッファ層（２３
）の存在により、Ｔｅ添加層（２３）上面の面内不均一
性が緩和され、活性層（２４）の下側の界面や活性層（
２４）自体の結晶性が向上する。このことにより、半導
体レーザ素子としたときの閾値電流、微分量子効率、素
子寿命の改善を実現することができた。
層を成長させた従来例に本発明を適用した場合の素子構
造を第２図に示す。これは液相成長法により、ｎ型Ｇ
ａ Ａ ｓ基板（２１）上にＴｅ添加量約１０１８ｃｍ
−”のｎ型Ａ、９ｘＧａ、−ｘＡｓ クラッド層（２２
）を厚さ０．６μ…、Ｔｅ無添加Ｓｉ添加の口型Ａ ｆ
ｊｘＧａ＋−ｘＡｓバー／７７層（クラッド）（２３）
を０．２４ｍ 、ｎ又はｐ型Ａ、ＭｙＧａ＋−ｙＡｓ活
性層（２４）を０．ＩＪ７１１１、ｐ型Ａ 乏ｘＧａ、
−ｘＡｓクラッド層（２５）を０．８μ輸、最後にｐ゛
型ＧａＡｓ電極コンタクト層（２６）を１．０μ−を連
続的に成長させたウェハーである。Ｔｅ添加のクラッド
層（２２）上に直接活性層（２４］を成長させた第５図
の素子に比べて、Ｔｅ無添加Ｓｉ添加バッファ層（２３
）の存在により、Ｔｅ添加層（２３）上面の面内不均一
性が緩和され、活性層（２４）の下側の界面や活性層（
２４）自体の結晶性が向上する。このことにより、半導
体レーザ素子としたときの閾値電流、微分量子効率、素
子寿命の改善を実現することができた。
ここではバッフ７層（２３）にＳｉ を不純物として添
加したが、ｎ型不純物として働く池の原子、例えばＳｎ
などを添加しても同一の効果が見られろ。なお、上記実
施例は、Ｔｅ無添加の層（２３）をＴｅ添加の層（２２
）と導電型および主たる結晶組成の両方を共に等しくし
たものである。
加したが、ｎ型不純物として働く池の原子、例えばＳｎ
などを添加しても同一の効果が見られろ。なお、上記実
施例は、Ｔｅ無添加の層（２３）をＴｅ添加の層（２２
）と導電型および主たる結晶組成の両方を共に等しくし
たものである。
以上のように本発明は応用できるが、これら以外に次の
ような場合にも採用可能である。
ような場合にも採用可能である。
ｉ） ＡｌＧａＡｓ／ＧａＡｓ系の組み合わせに限ら
ず、池の全てのｌ［−Ｖ族半導体を用いた場合。
ず、池の全てのｌ［−Ｖ族半導体を用いた場合。
１１）半導体レーザに限らず、他の半導体素子の製作を
行う場合。
行う場合。
〈発明の効果〉
以上のように、本発明によれば、丁Ｃを不純物として含
む第１層の存在する半導体素子において、このＴｅ添加
第１層上にＴｅ無添加で第１層と導電型または主たる結
晶組成の等しい第３層を設けるので、第１層上面に現わ
れるＴｅのへん積等の面内不均一性の素子特性への悪影
響を防ぐことができ、再現性良く所望の素子を製作する
ことができる。
む第１層の存在する半導体素子において、このＴｅ添加
第１層上にＴｅ無添加で第１層と導電型または主たる結
晶組成の等しい第３層を設けるので、第１層上面に現わ
れるＴｅのへん積等の面内不均一性の素子特性への悪影
響を防ぐことができ、再現性良く所望の素子を製作する
ことができる。
第１図（ＬＬ）、第１図（ｂ）は実施例素子の構造図、
第２図はその他の実施例素子の構造図、第３図は従来例
ウェハーの構造図、第４図は第３図のウェハーの表面モ
ル７オロジー、第５図はその池の従来例素子の構造図で
ある。 １１−ｐ型Ｇ ａ Ａ ｓ基板、１２＝Ｔｅ添加ｎ型Ａ
、９ｘＧａ、−ｘＡｓ電流閉じ込め層、１３・・ｉ”ｅ
無添加Ａｌ１ｘＧｉ、−ｘＡｓバッフ７層、１４−・・
ＧａＡｓ表面保護層、ｉ ｓ−、型ＡｌｙＧａ＋−ｙＡ
ｓクラッド層、１６・ Ａｌ１ｚＧａｌ−ｚＡｓ活性層
、１７− ｎ型Ａ 、ＩｆｊｙＧａ＋ −ｙＡｓクラッ
ド層、１８・・・ｎ゛型ＧａＡｓ電極フンタクト層、２
１・・・ｎ型Ｇ ａ Ａ ｓ基板、２２＝・Ｔｅ添加ｎ
型Ａ ｌ１ｘＧａ＋−ｘＡｓクラッド層、２３・＝Ｔｅ
無添加Ｓｉ添加ｎ型口型ｘＧａ＋−ｘＡｓバッフｙ層、
２４ ・Ａ ９ｙＧａ、−ｙＡｓ活性層、２５・ｐ型Ａ
乏ｘＧａ、−ｘＡｓクラッド層、２６・・・ｐ゛型Ｇ
ａ Ａ ｓ電極コンタクト層。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 外２名第１囚（０） 第１図（ｂ） 第２図 第４図 第５図
第２図はその他の実施例素子の構造図、第３図は従来例
ウェハーの構造図、第４図は第３図のウェハーの表面モ
ル７オロジー、第５図はその池の従来例素子の構造図で
ある。 １１−ｐ型Ｇ ａ Ａ ｓ基板、１２＝Ｔｅ添加ｎ型Ａ
、９ｘＧａ、−ｘＡｓ電流閉じ込め層、１３・・ｉ”ｅ
無添加Ａｌ１ｘＧｉ、−ｘＡｓバッフ７層、１４−・・
ＧａＡｓ表面保護層、ｉ ｓ−、型ＡｌｙＧａ＋−ｙＡ
ｓクラッド層、１６・ Ａｌ１ｚＧａｌ−ｚＡｓ活性層
、１７− ｎ型Ａ 、ＩｆｊｙＧａ＋ −ｙＡｓクラッ
ド層、１８・・・ｎ゛型ＧａＡｓ電極フンタクト層、２
１・・・ｎ型Ｇ ａ Ａ ｓ基板、２２＝・Ｔｅ添加ｎ
型Ａ ｌ１ｘＧａ＋−ｘＡｓクラッド層、２３・＝Ｔｅ
無添加Ｓｉ添加ｎ型口型ｘＧａ＋−ｘＡｓバッフｙ層、
２４ ・Ａ ９ｙＧａ、−ｙＡｓ活性層、２５・ｐ型Ａ
乏ｘＧａ、−ｘＡｓクラッド層、２６・・・ｐ゛型Ｇ
ａ Ａ ｓ電極コンタクト層。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 外２名第１囚（０） 第１図（ｂ） 第２図 第４図 第５図
Claims (2)
- （１）III−Ｖ族半導体結晶の液相成長法を用いて、テ
ルル（Ｔｅ）を不純物として含む第１層上に、この第１
層とは導電型の異なる第２層を成長させるとき、この第
１層と第２層の間に、第１層と導電型が等しく、かつテ
ルル（Ｔｅ）を含まない第３層を成長させることを特徴
とする半導体装置の製造方法。 - （２）III−Ｖ族半導体結晶の液相成長法を用いて、テ
ルル（Ｔｅ）を不純物として含む第１層上に、この第１
層とは主たる結晶組成が異なる第２層を成長させるとき
、この第１層と第２層の間に、第１層と主たる結晶組成
が等しく、かつテルル（Ｔｅ）を含まない第３層を成長
させることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004760A JPS61163689A (ja) | 1985-01-14 | 1985-01-14 | 半導体装置の製造方法 |
| US06/816,569 US4716129A (en) | 1985-01-14 | 1986-01-06 | Method for the production of semiconductor devices |
| DE8686300180T DE3679412D1 (de) | 1985-01-14 | 1986-01-13 | Verfahren zur herstellung von halbleiteranordnungen mittels fluessiger epitaxie. |
| EP86300180A EP0188352B1 (en) | 1985-01-14 | 1986-01-13 | A method for the production of semiconductor devices using liquid epitaxy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004760A JPS61163689A (ja) | 1985-01-14 | 1985-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61163689A true JPS61163689A (ja) | 1986-07-24 |
Family
ID=11592843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60004760A Pending JPS61163689A (ja) | 1985-01-14 | 1985-01-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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