JPS61156858A - 相補型ｍｏｓ電界効果トランジスタの製造方法 - Google Patents
相補型ｍｏｓ電界効果トランジスタの製造方法Info
- Publication number
- JPS61156858A JPS61156858A JP59277447A JP27744784A JPS61156858A JP S61156858 A JPS61156858 A JP S61156858A JP 59277447 A JP59277447 A JP 59277447A JP 27744784 A JP27744784 A JP 27744784A JP S61156858 A JPS61156858 A JP S61156858A
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- JP
- Japan
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- well
- forming
- field effect
- effect transistor
- manufacturing
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は相補型ＭＯＳ電界効果トランジスタの製造方法
に関する。
に関する。
（従来の技術）
従来、ＣＭＯＳ型Ｏ８ンジスタを製造する場合、ゲート
電極形成後ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）
領域及びＮチャネルＭＯＳ）う／ジスタ（ＮＭＯＳ）領
域をマスクして、それぞれドナーおよびアクセプターを
イオン注入していた。
電極形成後ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）
領域及びＮチャネルＭＯＳ）う／ジスタ（ＮＭＯＳ）領
域をマスクして、それぞれドナーおよびアクセプターを
イオン注入していた。
（発明が解決しようとする問題点）
しかし、これではＰＭＯＳ領域、あるいはＮＭＯＳ領域
を選択的にマスクするため２回の７オトリングラフ工程
を必要とする。また、イオン注入時のマスク材料として
フォトレジストを用いた場合、イオン注入時に７オトレ
ジストからガスが発生し、イオン注入装置の真空度が劣
イしするという問題がある。更に、マスク材料としてフ
ォトレジストの代わりにＭ等を用いた場合、素子微細化
の点で不゛利である。更にまた、素子微細化の点から見
ると、ソース・ドレインの不純物拡散層は浅くする必要
がある。そのため、不純物がイオン注入後のアニールで
あまり再拡散しないように、アニール時間を短くした抄
、アニール温度を低温化する種々の方法が提案されてい
る。しかし、これでは、イオン注入時よりも浅い拡散層
を形成するのは不可能である。また、イオン注入時の注
入エネルギーを減少するにしても、イオン注入装置能力
、生産性の点から限界があるという問題がある。
を選択的にマスクするため２回の７オトリングラフ工程
を必要とする。また、イオン注入時のマスク材料として
フォトレジストを用いた場合、イオン注入時に７オトレ
ジストからガスが発生し、イオン注入装置の真空度が劣
イしするという問題がある。更に、マスク材料としてフ
ォトレジストの代わりにＭ等を用いた場合、素子微細化
の点で不゛利である。更にまた、素子微細化の点から見
ると、ソース・ドレインの不純物拡散層は浅くする必要
がある。そのため、不純物がイオン注入後のアニールで
あまり再拡散しないように、アニール時間を短くした抄
、アニール温度を低温化する種々の方法が提案されてい
る。しかし、これでは、イオン注入時よりも浅い拡散層
を形成するのは不可能である。また、イオン注入時の注
入エネルギーを減少するにしても、イオン注入装置能力
、生産性の点から限界があるという問題がある。
本発明の目的は、上記欠点を除去し、浅い拡散層をより
簡単な工程で実現し、素子微細化に適した相補型ＭＯＳ
電界効果トランジスタの製造方法を提供することにある
。
簡単な工程で実現し、素子微細化に適した相補型ＭＯＳ
電界効果トランジスタの製造方法を提供することにある
。
（問題点を解決するための手段）
本発明の相補型ＭＯＳ電界効果トランジスタの製造方法
は、一導電型半導体基板に反対導電型のウェルを形成す
る工程と、前記ウェルの表面及びウェル以外の前記半導
体基板の表面にゲート電極を形成する工程と、前記ウェ
ル及びウェル以外の半導体基板表面のうちソース・ドレ
インとなる領域の表面を露出させる工程と、前記半導体
基板全面に濃度Ｉ Ｘ １０１０２０ａ”以上の一導電
型（または反対導電型）の不純物を含む第１の絶縁膜を
形成する工程と、前記ウェル（またはウェル以外）の上
にのみ前記第１の絶縁膜を残すように選択除去する工程
と、全面に濃度ｌＸ１０ｃｍ 以上の反対導電型（ま
たは一導電型）の不純物を含む第２の絶縁膜を形成する
工程と、９００℃以上で９０秒以下の熱処理を行って前
記半導体基板にソース・ドレイン領域を形成する工程と
を含んで構成される。
は、一導電型半導体基板に反対導電型のウェルを形成す
る工程と、前記ウェルの表面及びウェル以外の前記半導
体基板の表面にゲート電極を形成する工程と、前記ウェ
ル及びウェル以外の半導体基板表面のうちソース・ドレ
インとなる領域の表面を露出させる工程と、前記半導体
基板全面に濃度Ｉ Ｘ １０１０２０ａ”以上の一導電
型（または反対導電型）の不純物を含む第１の絶縁膜を
形成する工程と、前記ウェル（またはウェル以外）の上
にのみ前記第１の絶縁膜を残すように選択除去する工程
と、全面に濃度ｌＸ１０ｃｍ 以上の反対導電型（ま
たは一導電型）の不純物を含む第２の絶縁膜を形成する
工程と、９００℃以上で９０秒以下の熱処理を行って前
記半導体基板にソース・ドレイン領域を形成する工程と
を含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図（＆）〜（ロ）は本発明の第１の実施例を説明す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
まず、第１図（ＪＬ）に示すように、不純物濃度１×１
ｏ １５Ｃ−”’Ｓ程度のＮ型シリコン基板１に、ＮＭ
ＯＳＦＥＴが形成される領域のみ表面不純物濃度が１×
１０ｃｍ〜１×１０ｃｍ 程度のＰウェル２を形成する
。
ｏ １５Ｃ−”’Ｓ程度のＮ型シリコン基板１に、ＮＭ
ＯＳＦＥＴが形成される領域のみ表面不純物濃度が１×
１０ｃｍ〜１×１０ｃｍ 程度のＰウェル２を形成する
。
次に、第１図中）に示すように、素子分離用の厚い酸化
膜３を選択酸化法等により成長し、ゲート酸化膜４を数
百芙、ゲート電極用ポリシリコン５を数千又成長する。
膜３を選択酸化法等により成長し、ゲート酸化膜４を数
百芙、ゲート電極用ポリシリコン５を数千又成長する。
次に、第１図（ｅ）に示すように、フォトリソグラフィ
によりゲートパターンをパターニングした後、ポリシリ
コン５、ゲート酸化膜４をエツチングで除去し、ソース
ドレインの基板表面６を露出する。
によりゲートパターンをパターニングした後、ポリシリ
コン５、ゲート酸化膜４をエツチングで除去し、ソース
ドレインの基板表面６を露出する。
次に、第１図（ｄ）に示すように、例えば濃度１×ｌＱ
ｃｍ 以上、望ましくはｌＸ１０ｃｍ 程度のＮ型
不純物を含むシリカ７を塗布する。
ｃｍ 以上、望ましくはｌＸ１０ｃｍ 程度のＮ型
不純物を含むシリカ７を塗布する。
次に、第１図（ｅ）に示すように、フォトリングラフイ
ーによりシリカ７をＮＭＯＳ領域を除いて全て選択的に
除去する。
ーによりシリカ７をＮＭＯＳ領域を除いて全て選択的に
除去する。
次に、第１図（ｆ）に示すように、全面に例えば濃度Ｉ
Ｘ１０ｅｍ 以上望ましくはｌＸ１０ｃｍ程度Ｐ型不
純物を含むシリカ８を塗布する。
Ｘ１０ｅｍ 以上望ましくはｌＸ１０ｃｍ程度Ｐ型不
純物を含むシリカ８を塗布する。
次に、第１図（ロ）に示すように、例えばタングステン
ハロゲンランプ光を照射して、例えば９００℃以上で９
０秒以下、望ましくは１０００℃で１０秒間程度の熱処
理をしてシリカ７及び８からそれぞれＮ型不純物及びＰ
型不純物を基板ｌに拡散させ、ＮＭＯＳＦＥＴのソース
ドレイン・ドナー拡散層９及びＰＭＯＳＦＥＴのソース
ドレイン・アクセプター拡散層１０を形成する。
ハロゲンランプ光を照射して、例えば９００℃以上で９
０秒以下、望ましくは１０００℃で１０秒間程度の熱処
理をしてシリカ７及び８からそれぞれＮ型不純物及びＰ
型不純物を基板ｌに拡散させ、ＮＭＯＳＦＥＴのソース
ドレイン・ドナー拡散層９及びＰＭＯＳＦＥＴのソース
ドレイン・アクセプター拡散層１０を形成する。
第２図に本発明の第２の実施例を説明するための断面図
である。
である。
第１図（ａ）〜第１図（ｅ）で示した工程までは第１の
実施例と同様に行う。第１図（ｅ）に示したようなゲー
ト電極形成後に、第２図に示すように、例えば濃度１
×ｉ ｏ２０ｃｍ−３以上、望ましくは１刈０”ｃｍ−
３程度のＰ型不純物を含むシリカ２１を塗布し、ＰＭＯ
Ｓ領域を除いて選択的に除去する。次に、例えば濃度Ｉ
Ｘ１０Ｃｍ 以上、望ましくは１×１０２２ｃｍ
程度Ｎ型不純物を含むシリカ２２を塗布して熱処理をす
ると、第１の実施例と同じ結果が得られる。
実施例と同様に行う。第１図（ｅ）に示したようなゲー
ト電極形成後に、第２図に示すように、例えば濃度１
×ｉ ｏ２０ｃｍ−３以上、望ましくは１刈０”ｃｍ−
３程度のＰ型不純物を含むシリカ２１を塗布し、ＰＭＯ
Ｓ領域を除いて選択的に除去する。次に、例えば濃度Ｉ
Ｘ１０Ｃｍ 以上、望ましくは１×１０２２ｃｍ
程度Ｎ型不純物を含むシリカ２２を塗布して熱処理をす
ると、第１の実施例と同じ結果が得られる。
上記の第１及び第２の実施例ではシリカを塗布したが、
気相成長法等信の方法により不純物を含む絶縁膜を形成
しても同様の結果が得られることは言うまでもない。ま
た、第１及び第２の実施例では、９００℃以上で９０秒
以下の熱処理を行う方法として、タングステンハロゲン
ランプ光の照射を行ったが、他の方法によっても勿論同
様の結果が得られる。
気相成長法等信の方法により不純物を含む絶縁膜を形成
しても同様の結果が得られることは言うまでもない。ま
た、第１及び第２の実施例では、９００℃以上で９０秒
以下の熱処理を行う方法として、タングステンハロゲン
ランプ光の照射を行ったが、他の方法によっても勿論同
様の結果が得られる。
（発明の効果）
以上説明したように、本発明によれば、従来よりも浅い
ンースドレイ・ン不純物拡散層を簡単な工程で形成でき
、素子微細化に適した相補型ＭＯＳ電界効果トランジス
タを製造することができる。
ンースドレイ・ン不純物拡散層を簡単な工程で形成でき
、素子微細化に適した相補型ＭＯＳ電界効果トランジス
タを製造することができる。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を説明す
るための工程順に示した断面図、第２図は本発明の第２
の実施例を説明するだめの断面図である。 １・・・・−・Ｎｆｉシリコン基板、２・・・・・・Ｐ
ウェル、３・・・・・・酸化膜、４・・・・・・ゲート
酸化膜、５・・・・・・ポリシリコン、６−・・・・・
表面、７，８・・・・・・７リカ、９・・・・・・Ｎ型
不純物拡散層、１０・・・・・・Ｐ型不純物拡散層、２
１．２２・・・・・・シリカ。 １（ゝ 代理人 弁理士 内 原 ＣＩｌ荊１し 筋１図
るための工程順に示した断面図、第２図は本発明の第２
の実施例を説明するだめの断面図である。 １・・・・−・Ｎｆｉシリコン基板、２・・・・・・Ｐ
ウェル、３・・・・・・酸化膜、４・・・・・・ゲート
酸化膜、５・・・・・・ポリシリコン、６−・・・・・
表面、７，８・・・・・・７リカ、９・・・・・・Ｎ型
不純物拡散層、１０・・・・・・Ｐ型不純物拡散層、２
１．２２・・・・・・シリカ。 １（ゝ 代理人 弁理士 内 原 ＣＩｌ荊１し 筋１図
Claims (2)
- （１）一導電型半導体基板に反対導電型のウェルを形成
する工程と、前記ウェルの表面及びウェル以外の前記半
導体基板の表面にゲート電極を形成する工程と、前記ウ
ェル及びウェル以外の半導体基板表面のうちソース・ド
レインとなる領域の表面を露出させる工程と、前記半導
体基板全面に濃度１×１０＾２＾０ｃｍ＾−＾３以上の
一導電型（または反対導電型）の不純物を含む第１の絶
縁膜を形成する工程と、前記ウェル（またはウェル以外
）の上にのみ前記第１の絶縁膜を残すように選択除去す
る工程と、全面に濃度１×１０＾２＾０ｃｍ＾−＾３以
上の反対導電型（または一導電型）の不純物を含む第２
の絶縁膜を形成する工程と、９００℃以上で９０秒以下
の熱処理を行って前記半導体基板にソース・ドレイン領
域を形成する工程とを含むことを特徴とする相補型ＭＯ
Ｓ電界効果トランジスタの製造方法。 - （２）熱処理が光照射により行われる特許請求の範囲第
（１）項記載の相補型ＭＯＳ電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277447A JPS61156858A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277447A JPS61156858A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156858A true JPS61156858A (ja) | 1986-07-16 |
Family
ID=17583699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277447A Pending JPS61156858A (ja) | 1984-12-28 | 1984-12-28 | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156858A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63166220A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6464315A (en) * | 1987-09-04 | 1989-03-10 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
| JPS6484746A (en) * | 1987-09-28 | 1989-03-30 | Ricoh Kk | Semiconductor device |
| US5434440A (en) * | 1992-05-29 | 1995-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
-
1984
- 1984-12-28 JP JP59277447A patent/JPS61156858A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898203A (en) * | 1909-12-11 | 1999-04-27 | Kabushiki Kaisha Toshiba | Semiconductor device having solid phase diffusion sources |
| JPS63166220A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6464315A (en) * | 1987-09-04 | 1989-03-10 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
| JPS6484746A (en) * | 1987-09-28 | 1989-03-30 | Ricoh Kk | Semiconductor device |
| US5434440A (en) * | 1992-05-29 | 1995-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
| US5766965A (en) * | 1992-05-29 | 1998-06-16 | Yoshitomi; Takashi | Semiconductor device and method of manufacturing the same |
| US5903027A (en) * | 1992-05-29 | 1999-05-11 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
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