JPS61124167A

JPS61124167A - メモリセル

Info

Publication number: JPS61124167A
Application number: JP60190008A
Authority: JP
Inventors: サツトウインダー　エス、マルヒ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-08-31
Filing date: 1985-08-30
Publication date: 1986-06-11
Anticipated expiration: 2010-02-15
Also published as: JPH0714007B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術の背景〕本発明は牛導体装置に関するものであって、更に詳細に
はダイナミックランダムアクセスメモリに関する。

大規模なモノリシックなダイナミックランダムアクセス
メモリ（ＤＲＡＭ　）が開発されるにつれて、数多くの
問題が発生してきた。それらの問題のうち最も重要なも
のの１つは、１チツプ上により数多くのセルを実装する
ために、ソフトエラー発生率を増加させることなく皿届
セルの寸法を縮小することである。大規模ＤＲＡＭはシ
リコンを基板としており、典型的には各セルが、ソース
を蓄積コンデンサへ、ドレインをビット線へ、ゲートを
ワード線へつながれた１個のＭＯ８電界効果トランジス
タを含む。このセルはコンデンサへ電荷をたくわえるこ
とによって論理「１」を表現し、電荷をたくわえないこ
とによって論理「０」を表現するように動作する。従来
このセルのコンデンサは基板からは空乏層によって、上
の極板からは薄い酸化物層によって分離された反転層に
よって形成されている。しか（−１安定な回路動作を保
持するために、十分大きい信号対雑音比を与えるために
はコンデンサ容量は十分大きくなげればならず、このた
め、コンデンサのために使用される基板面積が大きなも
のとなる。更に、そのようなＭＯＳコンデンサは、アル
ファ粒子（５ＭｅＶのアルファ粒子は妨害電子を２００
フエムトクーロンＣｆｅ）以上発生する）によって生成
された電荷、基板から混入する雑音、コンデンサの全面
積にわたるｐ−ｎ接合リーク電流、セルのトランジスタ
のサブスレッショルドもれ電流などによって損傷を受け
やすい。ＤＲＡＭセルにだくわえられる電荷量は典型的
には２５０　ｒＣである。電源電圧が３ボルトの場合に
はこの電荷をたくわえるに５０　ｆＦが必要であり、蓄
積酸化物の厚さが１５０又であれば約２０平方ミクロン
のコンデンサ面積が必要である。

もし従来の２次元技術を用いるならば、この面積がセル
寸法の下限値を与える。

これらの問題を解くための１つの方法が、ＩＰＥＥＥｌ
ｅｃ、　Ｄｅｖ、Ｌｅｔｔ、第８頁（１９８３年）に発
表されたＪｏｌ１７他によるｒＡ　Ｄｙｎａｍｉｃ　Ｒ
ＡＭ　Ｃｅ１ｌ　ｉｎ　。

Ｒｅｃｒｙｓｔａｌｌｉｚｅｄ　Ｐｏ１ｙｓｉｌｉｃｏ
ｎＪという論文に示されている。それは、セルのすべて
の基本的な要素、アクセストランジスタも直荷蓄積コン
デンサも、シリコン基板上の酸化物層上に堆積したビー
ム再結晶多結晶シリコン層中に形成されている。ビット
線は再結晶化多結晶シリコン層中に含まれており、トラ
ンジスタをターンオンすることによって電荷を蓄積領域
中へ導入する。蓄積領域は上、下及び３方側面を熱酸化
物でとりかこまれた高濃度ドープの再結晶化多結晶シリ
コンでつくられている。上、下の極板が再結晶化多結晶
シリコンから薄い酸化物によって分離されているため、
この蓄積容量は同じ蓄積面積の従来のコンデンサのそれ
の約２倍である。更に、下側の酸化物は蓄積領域を、基
板から注入される電荷や、周辺回路から注入される電荷
またはソフトエラーの原因となるアルファ粒子や他の放
射線によって注入される電荷から絶縁している。更にま
た、ビット線下の厚い酸化物及び側面の完全な絶縁酸化
物のためにビット線容量が減少する。しかし従来の設計
にくらべ容量を２倍にしてもセルコンデンサによって占
められる領域の十分な縮小化には失敗している。

セルのコンデンサによって占められる領域を縮小する別
の方法はトレンチ状のコンデンサを形成するものである
。例えば、ＩＥＢＥ　ＩＢＤＭ　（国際電子デバイス会
議）技術ダイジェスト集（１９８３年）第１９頁に発表
されたＥ、　Ａｒａｉによる「ＳｕｂｍｉｃｒｏｎＭＯ
８ＶＬＳＩ　Ｐｒｏｃｅｓｓ　Ｔｅｃｈｎｏｌｏｇｉｅ
ｓ　Ｊ　、同じくＩＥＥＪ　ＩＥ品技術？イジエスト（
１９８３年）第３１９頁に発表されたに、　Ｍｉｎｅｇ
ｉｓｈｉ他によるｒＡ　Ｓｕｂ−ｍｉｃｒｏｎ　０ＭＯ
８Ｍｅｇａｂｉｔ　Ｄｙｎａｍｉｃ　ＲＡＭ　Ｔｅｃｈ
ｎｏｌｏｇｙＵｓｉｎｇ　Ｄｏｐｅｄ　Ｆａｃｅ　Ｔｒ
ｅｎｃｈ　Ｃａｐａｃｉｔｏｒ　ｃｅｌｌＪ　。

ｘＥＥｇ　Ｅ１８Ｃ，Ｄｅｗ、Ｌｅｔｔ、　（’１９８
３年）第４１１頁に発表されたＴ、ＪＪＯｒｉｅ他によ
るｒＤｅｐｌｅｔｉｏｎＴｒｅｎｃｈ　Ｃａｐａｃｉｔ
ｏｒ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｍｅｇａｂｉｔ
Ｌθｖｅｌ　ＭＯＳ　ＤＲＡＭＪ　、　　これらはすべ
てコンデンサについて従来の基板に平行な板から基板中
につくられたトレンチの壁上の板への変更を行った以外
は従来の設計のセルについて述べている。そのようなト
レンチコンデンサによれば、単純に深いトレンチを用い
ることＫよって基板の面積当りのコンデンサ容量を大き
くとることができる。これらの論文に述べられたコンデ
ンサは次のようにして作製される。母材としては（１０
０）面のＰ型４〜５Ω・α比抵抗のシリコン基板を用い
、電子ビームの直接描画によって幅０．４〜１．０ミク
ロンのトレンチパターンを形成する。次にＣＢｒＦ３　
Ｋよって約１５　ｍ　Ｔｏｒｒの圧力下での反応性イオ
ンエツチング（ＲＩＥ）によって胡さ１〜３ミクロンの
トレンチが掘られる。トレンチ表面のＲＩＩＢによる損
傷を硝酸、酢酸、フッ酸の混合液中でエッチして除去す
る。ｐＨ３／５ｉＨ４１０２ガス系を用いたＣＶＤによ
ってＰＳＧが堆積される。トレンチ表面層中へリンの拡
散が行われる。次にＰＳＧはフッ酸によってエッチされ
る。トレンチ壁上に乾燥０２中で１５０−５００Ｘ（１
’Ｊ）　５ｉｎ２ｔ−成長サセルカアルイハＣｖＤ８１
３Ｎ４ヲ５００Ｘの厚さに堆積させる。最後にトレンチ
をＬＰＣＶＤ多結晶シリコンで埋める。トレンチ側壁の
単位面積当りの容量は従来コンデンサの単位面積当りの
容量と同等であるため、深いトレンチは単位基板面積当
りの蓄積コンデンサ面積を増大させることになり、セル
の基板面積を縮小することができる。

ＤＲＡＭセル寸法を縮小するだめの第３の方法は、前節
で述べた第２の方法と似ており、基板中へ延びる極板を
もつコンデンサを用いている。このコンデンサはコルゲ
ート（波形）コンデンサと呼ばれ、ＩＦｉｌＪ　ＩｇＤ
Ｍ技術ダイジェスト（１９８２年）第８０６頁に発表さ
れたＨ、　Ｓｕｎａｍｉ他による［ＡＣｏｒｒｕｇａｔ
ｅｄ　Ｃａｐａｃｉｔｏｒ　Ｃｅ１ｌ　（ｃＣ（ｇ）　
ｆｏｒ　ＭｅｇａｂｉｔＤｙｎａｍｉｃ　ＭＯＳ　Ｍｅ
ｍｏｒｉｅａＪ、１９８４年　ＩＥＥＥＩＳＳＣＣ（国
際固体回路コンファレンス）技術ダイジェスト第２８２
頁に発表されたに、　Ｉｔｏｈ他による［Ｅｘｐｅｒｉ
ｍｅｎｔａｌ　ｉ　Ｍｂ　ＤＲＡＭ　ｗｉｔｈ　Ｏｎ−
ＣｈｉｐＶｏｌｔａｇｅ　Ｌｉｍ１ｔｅｒＪに述べられ
ている。コルゲートコンデンサはシリコン基板中へ約２
．５ミクロレ延びている。製造プロセスは次の通りであ
る。

トレンチは、ＣＶＤ二酸化シリコン膜をマスクとして用
いてＣＣＪ４ガスによる通常の反応性スパッタエツチン
グによって形成される。湿式エッチによってドライエツ
チング損傷及びコンタミネーションを除去する。トレン
チ形成の後、トレンチ壁上に二酸化シリコン／窒化シリ
コン／二酸化シリコンの６層蓄積層が形成される。最後
にトレンチをＬＰＣＶＤ　多結晶シリコンで埋める。コ
ルゲートコンデンサを使用することによって、６０ｆＦ
の蓄積容量を有する６ミクロンスフミクロンのセルで、
従来のセルの容量の７倍以上の容量が得られる。

分離にトレンチを使用することもまたよく知られており
、広く研究がなされている。例えば、次のような報告が
ある。ＩＩＪＥ　ＩＥＤＭ技術ダイジェスト（１９８２
年）第２３７頁に発表されたＲ、ｆ（ｕｎｇ他によるｒ
Ｄｅｅｐ　Ｔｒｅｎｃｈ　ｌ５ｏｌａｔｅｄ　０ＭＯ８
Ｄｅｖｌｃｅｓｊ、ＩＥＥＥ　Ｅｌｅｃ、　Ｄｅｖ、　
Ｌｅｔｔ、　（１９８３年）第３０３頁に発表されたに
、　Ｃｂａｍ他による「Ａ　ｌ５ｔｕｄｙ　ｏｆｔｈｅ
　　Ｔｒｅｎｃｈ　　Ｉｎｖｅｒｓｉｏｎ　　Ｐｒｏｂ
ｌｅｍ　　ｉｎ　　ｔｈｅ　　ＴｒｅｎｃｈＣＭＯ８Ｔ
ｅｃｈｎｏｌｏｇｙＪ、ＩＦｉＥＪ　ＩＥＤＭ技術ダイ
ジエス）（１９８２年）第３２頁に発表されたＡ。

Ｈａｙａｓａｋａ他による「Ｕ−Ｇｒｏｏｖｅ　ｌ５ｏ
ｌａｔｉｏｎ　Ｔｅｃｈ−ｎｉｑｕｅ　ｆｏｒ　Ｈｌｇ
ｈ　５ｐｅｅｄ　Ｂｉｐｏｌａｒ　ＶＬＳＩ’　ｓ　ｊ
　、ＩＩＪＥＩＥＤＭ技術ダイジェスト（１９８２年）
第５８頁に発表されたＨ、　Ｇｏｔｏ　池による［Ａｎ
ＩｓｏｌａｔｉｏｎＴｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｈ
ｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＢｉｐｏｌａｒＭｅ
ｍｏｒｉｅｓ　・・−・・ＩＯＰ　−ＩＩ　Ｊ　、ＩＥ
ＢｉＢ　ＩＥＤＭ技術ダイジニス）（１９８３年）第５
２２頁に発表されたＴ。

Ｙａｍａｇｕｃｈｉ他によるｒＨｌｇｈ−８ｐｅｅｄ　
Ｌａｔｃｈｕｐ−ＦｒｅｅＯ，５−Ｊｉｍ　−Ｃｈａｎ
ｎｅｌ　０ＭＯ８Ｕｓｉｎｇ　Ｓｅｌｆ−Ａｌｉｇｎｅ
ｄＴｉＳｉ２　ａｎｄ　Ｄｅｅｐ　−Ｔｒｅｎｃｈ　ｌ
５ｏｌａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｌ−ｅｓＪ　、
Ｉ）ＪＥ　Ｉ］１ｉｉＤＭ技術ダイジェスト（１９８３
年）第１５１頁のＳ、　Ｋｏｈｙａｍａ他によるｒＤｉ
ｒ’ｅｃｔｉｏｎａｉｎ　０ＭＯ８Ｔｅｃｈｎｏｌｏｇ
ｙＪ　、ＩＢＲＫ　ＩＥＤＭ技術ダイジェスト（１９８
３年）第２６頁のに、　Ｃｈａｍ他による「Ｃｈａｒａ
ｃｔｅｒｉｚａｔｉｏｎ　ａｎｄ　Ｍｏｄｅｌｉｎｇ　
ｏｆ　ｔｈｅ　ＴｒｅｎｃｈＳｕｒｆａｃｅ　　Ｉｎｖ
ｅｒｓｉｏｎ　　Ｐｒｏｂｌｅｍ　　ｆｏｒ　　ｔｈｅ
　　ＴｒｅｎｃｈＩｓｏｌａｔｅｄ　０ＭＯ８Ｔｅｃｈ
ｎｏｌｏｇｙＪ。これらの分離トレンチは、トレンチ及
びコルゲートコンデンサに関して述べたと同様のやり方
で形成される。すなわち、（代表的には酸化物マスクを
用いた）パターン化、ＣＢｒＦ３　、　　ＣＣｌ２．　
　ＣＷ２　Ｈ２，ＣＣｌ２０２等によるＲＩＥ　、掘込
み、熱酸化（ＬＰＧＶＤ窒化物を加える）、を側壁に対
して施こし、多結晶シリコンで埋める。

しかし、トレンチコンデンサを使用してもＤＲＡＭセル
寸法を縮小する問題全完全に解決することはできない。

すなわち、水平配置の電界効果トランジスタ及び垂直配
置のトレンチコンデンサの両方に対して、セルが相変ら
ず大きな基板面積を占めている。

〔発明の要約〕

本発明によれば１トランジスタＤＲＡＭセル構造とメモ
リアレイが得られ、そこにおいてセルトランジスタ及び
コンデンサはぎット線とワード線の交差点において基板
トレンチの側壁上に形成されている。このことにより、
セルトランジスタをセルコンデンサの上につくりこむこ
とができ、最小の基板面積消費ですませることができる
。

好適実施例において、セルコンデンサのｍ板はトレンチ
側壁のドープされた下側部分と対向するドープされた多
結晶シリコンにより形成されており、ドープされた多結
晶シリコンはトレンチを埋めておりトレンチの底から外
へ延びて基板へつながっている。トランジスタのゲート
はトレンチの上部を埋めるドープされた多結晶シリコン
でめる。

トランジスタのソースはトレンチの側壁のコンデンサ極
板である。ドレインは基板表面の拡散領域であり、チャ
ネルはトレンチ側壁の上部に形成される。

トレンチ中へトランジスタとコンデンサをつみかさねる
この方法によって、従来のセル構造が多大な基板面積を
占有するという問題点が解決される。

〔実施例の詳細な説明〕

本発明の好適実施例のＤＲＡＭセルは第１Ａ図に示され
たように、ピット線及びワード線へつながれた１トラン
ジスタ／１コンデンサのセルであり、次のように動作す
る。コンデンサ１２が電荷をたくわえてピット情報を表
わす（例えば、電荷かたくわえられていない状態が論理
「０」を表わし、コンデンサ極板間に５ボルトの電位が
与えられて電荷かたくわえられている状態が論理「１」
を表わすとすることができる）。ピット情報はゲート１
６へつながれたワード線１４に電圧を加えることによっ
てトランジスタ１８をターンオンしてアクセスされる（
新しいビットの読み出し書込みを行わせる）。ターンオ
ンしたトランジスタ１８はコンデンサ１２を読み書きの
ためにピット線２０へつなぐ。リーク電流やその他コン
デンサ１２上の電荷を減衰させる原因が存在するため、
周期的に電荷の再生を行う必要があり、このことでダイ
ナミックＲＡＭ　（ＤＲＡＭ）と名づけられている。

第１Ｂ図は、ピット線２０とワード線１４のＤＥＬＡＭ
アレイの一部分を、それら線の交差点にある好適実施例
のセル３０と共に示している。ピット線２０がワード線
１４の下側に配置されていることに注意されたい。この
セルは線の下側の基板中へ下方へ延びており、最大密度
のメモリを実現している。最小線幅をｆで位置決め精度
をＲで表わすとセル領域は（２（ｆ＋Ｒ））２と表わさ
れる。例えば最小線幅を１．０ミクロンとし位置決め精
度を０．２５　ミクロンとすればセル面積は約６．２５
平方ミクロンとなる。

第２図は第１の好適実施例のＤＲＡＭセルの断面図であ
り、ＤＲＡＭセルを３０と表わしている。この図には、
以下に述べるようにセル３０と同時に作製されるＭＯ８
電界効果トランジスタ７０もいつしよに示しである。セ
ル３０は、Ｐ型ウェル３４を備えたＰ型シリコン基板３
２中に形成され、フィールド酸化物３６、Ｐ型チャネル
ストップ３８、ｎ＋埋込みビット線２０、ビット線絶縁
酸化物４２）ｎ＋多結晶シリコンワード線１４、トラン
ジスタ１８のチャネル４４、トランジスタ１８のｒ−ト
酸化物４６、コンデンサ１２の極板の一方を形成するｎ
十拡散領域４８、コンデンサ１２の他の極板の主要部を
形成しトレンチの底を通して基板アースへつながれたｐ
＋多結晶シリコン領域５０、コンデンサ１２の極板間の
絶縁体を形成する酸化物層５２と窒化物層５４、絶縁酸
化物５６、を含んでいる。第２図のセル３０の図は第１
Ｂ図中の水平なライン２−２にそった断面を表わしてお
り、トレンチの矩形断面がコンデンサ１２とトランジス
タ１８を含むことが第１Ｂ図から明らかである。

セル３０中で、コンデンサ１２は１つの極板をｎ中領域
４８で形成され、他方の極板をｐ＋領領域びＰ型ウェル
３４で形成されている。領域４８と５０は酸化物層５２
と窒化物層５４で形成される絶縁体で分離されている。

ここで領域４８とウェル３４は逆バイアスされた接合を
形成する。Ｐ型ウェル３４のドーピングはｐ十゛領域５
０のそれとくらべて非常に低レベルであり、従って逆バ
イアスされた接合の容量は絶縁体が薄い場合の絶縁体を
はさんだ容量とくらべて小さい。断面が１ミクロン×１
ミクロンで深さ５ミクロンのトレンチの場合、チャネル
領域４４がトレンチ深さの約１ミクロンをとりあげると
すれば、コンデンサ極板面積は約１６平方ミクロンとな
る。

セル３０中のトランジスタ１８はバルクシリコン中に全
てあり、多結晶シリコンのｒ−ト；チャネル領域４４は
Ｐ型ウェル３４の一部であり、ソース領域４８（これは
コンデンサ１２の極板でもアル）とドレイン領域２０（
これはまたビット線２０でもある）はＰ型つェル中のｎ
＋拡散領域３４であり、ゲート酸化物４６はＰ型ウェル
３４のトレンチ表面上に成長し、ｒ−トは多結晶シリコ
ンワード線１４の一部でるる。絶縁酸化物４２と５６は
かなり厚いものであるが、ゲート１４は第２図の垂直線
に沿ってソースとげレインにわずかに重なるようになっ
ている。

セル３０に特徴的な寸法と材料は、以下のセル３０を炸
裂するための第１の好適実施例の方法に関する詳細な説
明に関して最もよく理解されるであろう。第３Ａ図ない
し第３Ｇ図はプロセス工程の手順を示す。

（１）比抵抗５ないし１０Ω・ａのｉｏｏ面Ｐ型シリコ
ン基板３２は、セル３０によって占められる能動領域に
キャリア濃度２ｘ１０”／ｍ’で深さ約６ミクロンのＰ
型ウェル３４が形成される。第３Ａ図参照。

（２）　　フィールド酸化物３６とｐ＋チャネルストッ
プ３８が通常のやり方で形成される。ひずみ解放酸化物
層を成長させ酸化物の上Ｋ　ＬＰＣＶＤ窒化物を堆積さ
せる。能動領域をパターニングし、プラズマエツチング
によって能動領域の外の窒化物と酸化物を除去する。窒
化物をマスクにしてホウ素のイオン注入を行いキャリア
濃度Ｉ　Ｘ　１０”７ｃｍ３で深さ４０００Ｘのチャネ
ルストップ３８を形成する。フィールド酸化物を厚さａ
　５００Ｘに成長させる。窒化物を除去する。第３Ｂ図
参照。

（３）　　フォトリソグラフィによって、ピットライン
２０によって占有すべき能動領域部分を定義する。砒素
注入によって能動領域を、深さ！１５００Ｘ。

キャリア濃度１　ｘ　１０”／ｉに形成する。フォトレ
ジストを除去し保護用の酸化物を成長した後の様子は第
３Ｃ図を参照されたい。

（４）　　プラダ−ｒ　ＣｖＤ　１１化物６４カ１ｏ、
ｏ　ｏ　ｏ　Ｘノ厚さにとりつけられ、１ミクロン平方
のトレンチを定義するようにパターニングされる。パタ
ーン化した酸化物６４をマスクとして用いて、ＨＣＪの
ＲＩＥ　Ｋよって深さ１．０ミクロンのトレンチを掘込
む。湿式の酸エッチによってトレンチ壁からＲＩＦｉ損
傷とコンタミネーションを除去し、トレンチ壁と底上に
保護用の酸化物６５を熱酸化成長させる。

側壁へのＬＰＣｖＤ窒化物６６の堆積を行い、側壁酸化
物の保護を行い、以降のプロセスにおける拡散を防止す
る。第３Ｄ図参照。

（５）再びＨ（ＪのＲＩＥによってトレンチを更に掘込
む。酸化物６４もまたいく外削られるが、最初十分な厚
さにつけておくことによってこの問題をさける。全深さ
約５．０ミクロンにトレンチを掘込んだ後、洗浄した後
、リンの気相拡散を行ってキャリア濃度１　ｘ　１０”
７ｃｍ”で厚さ２０００Ｘにｎ１領域４８を形成する。

トレンチの底もまたこの拡散によってドープされ、従っ
てドープされたトレンチの底を除去するためにはＨ（Ｊ
のＲＩＥによる掘込みを更に０．５ミクロン程行う必要
がある。第３Ｅ図参照。、（６）　　次にコンデンサ１２の極板絶縁体が熱酸化物
層５２によって７５Ａの厚さに形成され、この酸化物５
２の上にＬＰＣＶｐ窒化物層５４が厚さ７５Ｘに形成さ
れる。窒化物５４は次に誘電体としての完全性を増すた
めに熱酸化され、コンデンサ１２の極板絶縁体として酸
化物／窒化物／酸化物の積層構造を得る。この積層構造
はトレンチの底をもおおうため、側壁の積層へ損傷を与
えることなく除去しなければならない。従って、その場
でｐ＋にドープされるＬＰＣＶＤ多結晶シリコン６７が
ｉ　０００　、Ｘの厚さにとりつけられ、次にトレンチ
の底の多結晶シリコンと絶縁体の積層が異方性プラズマ
エッチによって除去される。第３Ｆ図参照。

（カ　トレンチにはその場ｐ＋ドーノされたＬＰＣＶＤ
多結晶シリコン５０が埋められ、多結晶シリコン６７は
多結晶シリコン５０の一部となり、多結晶シリコン５０
がＰ型ウェル３４と電気的につながる。多結晶シリコン
５０は、フォトレジストヲ塗布し表面上からプラズマエ
ッチで完全に除去した後、領域４８の上部レベル以下ト
レンチ中へ更にエッチすることによって平坦化される。

次に酸化物６４がエッチされる。これによってフィール
ド酸化物３６もわずかにエッチされるが、フィールド酸
化物３６はこの問題をさけるためにあらかじめ十分な厚
さにつけである。次にトレンチの側壁にそっての酸化を
防止するために、側壁上に酸化窒化物５４を備えた絶縁
酸化物５６を成長させる。

第３Ｇ図参照。

（８）酸化物５２と酸化窒化物５４（絶縁酸化物５６の
上）の露出した部分が除去され、ゲート酸化物４６が熱
成長でつけられる。この除去時に基板３２上の薄い酸化
物及びフィールド酸化物３６のいくらかも除去され、従
ってゲート酸化物４６の熱成長時にトランジスタ７０用
のゲート酸化物７２も成長する。ＬＰＣｖＤによってキ
ャリア濃度Ｉ　Ｘ　１０”ＡｒＩＬ３のＮ型ドープ多結
晶シリコンがとりつけられ、パターニングされてワード
線１４とトランジスタのゲート７４が形成される。少量
の砒素注入によってトランジスタ７００ソースとドレイ
ン７６が形成される。最後にＬＰＧＶＤ酸化物を堆積し
、プラズマエッチによって多結晶シリコン１４と７４の
端にそって酸化物の細長い片７８を残すようにエッチさ
れ、多量の砒素注入によってトランジスタ７０のソース
とＰレイン電極領域８０が形成される。第２図参照。

以上述べた好適実施例のセルや好適実施例の作製方法に
ついては、寸法の変更、トレンチ形状、ドーピング量、
材料の置換え、イオン注入のかわりに拡散、ドライエツ
チングのかわりに湿式エツチング、ＲＩＦｉのための各
種へロカーボン、保護用の窒化物６６の省略等の修正が
可能である。

更に、好適実施例のセル３０と異なる装置に対して、ト
レンチの底を通して周辺の基板と電気的につながった物
質で埋めたトレンチ構造を利用することが可能である。

その例としては、背景技術において述べたセルのトレン
チコンデンサなどが挙げられる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図は好適実施例ＤＲＡＭセルの等価回
路と局所的メモリアレイ形状の概略図である。第２図は、第１の好適実施例ＤＲＡＭセルの断面概略図
である。第３八図ないし第３Ｇ図は、第１の好適実施例の方法に
よって第１の好適実施例セルを作製するためのプロセス
工程手順を示している。参照符号１２・・・コンデンサ１４・・・ワード線１６・・・トランジスタｙ＋　　ｔ。１８・・・トランジスタ２０・・・ビット線３０・・・回層セル３２・・・シリコン基板３４・・・Ｐ型ウェル３６・・・フィールＰ酸化物３８・・・チャネルストップ４２・・・絶縁酸化物４４・・・トランジスタチャネル４６・・・ゲート酸化物４８・・・コンデンサ極板５０・・・コンデンサ極板５２・・・酸化物層５４・・・窒化物層５６・・・絶縁酸化物６４・・・プラズマＣ’ＶＤ酸化物６５・・・保護酸化物６６・・・窒化物６７・・・多結晶シリコン７０・・・ＭＯＳ　）ランジスタフ７２・・・ｒ−ト酸化物７４・・・トランジスタガードア６・・・ソース及びドレイン７８・・・酸化物フィラメント

Claims

【特許請求の範囲】

（１）１つの基板上のメモリセルアレイであつて、（ａ
）上記基板上の複数個の第１の並行な導体線、（ｂ）上
記第１の導体線と交差し、それらから絶縁された複数個
の第２の並行な導体線、（ｃ）複数個のセルであつて、各セルが上記交差点に位
置しており、上記セルの各々が上記基板中の上記交差点
の下のトレンチ中に電界効果トランジスタとコンデンサ
を含んでおり、上記トランジスタのドレインが上記第１
の導体線の１本につながれており、上記トランジスタの
ソースが上記コンデンサの極板の第１のものへつながれ
ているような、セルを含むメモリセルアレイ。
（２）特許請求の範囲第１項のアレイであつて、（ａ）
上記コンデンサの極板の第２のものが上記トレンチの底
部を通して上記基板へつながれているメモリセルアレイ
。
（３）１つの半導体基板中のメモリセルであつて、（ａ
）上記基板中のトレンチ中に形成されたコンデンサ、（ｂ）上記トレンチ中に形成され、上記コンデンサへつ
ながれたトランジスタを含むメモリセル。
（４）１つの基板上のメモリセルアレイであつて、（ａ
）上記基板上の複数個の第１の平行な導体線、（ｂ）上
記第１の導体線と交差し、それらから絶縁された、複数
個の第２の並行な導体線、（ｃ）複数個のセルであつて、各セルが上記交差点に各
々配置されており、上記セルの各々が上記第１の導体線
の１本と上記第２の導体線の１本との交差点の下側の上
記基板中のトレンチ中に形成された電界効果トランジス
タとコンデンサとを含んでおり、上記トランジスタが上
記基板中に形成されたソース、チャネル、ドレインと上
記トレンチ中に形成されたゲートによつて特徴づけられ
、上記ドレインは上記第１の導体線の上記１本へつなが
れ、上記ゲートは上記第２の導体線の上記１本へつなが
れているようなセルを含むメモリセルアレイ。
（５）特許請求の範囲第４項のメモリセルアレイであつ
て、（ａ）上記基板がシリコンであり、（ｂ）上記第１の導体線が上記基板中のドープされた領
域であるメモリセルアレイ。
（６）特許請求の範囲第５項のメモリセルアレイであつ
て、（ａ）上記ゲート及び上記第２の導体線が多結晶シリコ
ンであるメモリセルアレイ。
（７）半導体基板中のメモリセルであつて、（ａ）上記
基板中のトレンチの基板表面からはなれた部分に形成さ
れた蓄積コンデンサ、（ｂ）上記トレンチ中に上記コンデンサと上記表面との
間に設けられた電界効果トランジスタであつて、上記ト
ランジスタのソースを上記コンデンサの１つの極板へ、
上記トランジスタのドレインを本質的に上記表面上にあ
るビット線へ上記トランジスタのゲートを本質的に上記
表面上にあるワード線へそれぞれつながれた、電界効果
トランジスタを含むメモリセル。
（８）半導体基板中のメモリセルであつて、（ａ）上記
基板中のトレンチ中に形成された蓄積コンデンサであつ
て、上記コンデンサが上記トレンチ側壁中の第１の領域
である第１の極板を含み、絶縁体が上記側壁上に上記第
１の領域において形成されており、第２の極板が上記ト
レンチ中の上記絶縁体上の第１の導電層であり、上記ト
レンチの底部を通して上記基板とつながつているように
なつた、蓄積コンデンサ、（ｂ）上記トレンチ中に形成された電界効果トランジス
タであつて、上記トランジスタのソースが上記第１の領
域であり、上記トランジスタのドレインが上記トレンチ
側壁中の第２の領域であり上記基板の表面へ延びており
、上記トランジスタのチャネルが上記トレンチ側壁中の
上記第１領域と上記第２領域との間の第３領域であり、
上記トランジスタのゲートが上記トレンチ中にあつて上
記側壁上上記第３の領域の位置に形成されたゲート絶縁
体によつて上記第３領域から分離されている第２の導電
層であり、上記第２の導電層が上記トレンチの外へ延び
ているような、電界効果トランジスタを含むメモリセル。
（９）本質的に基板表面上にあるワード線及びビット線
を備えた上記基板中の１トランジスタ／１コンデンサの
メモリセルであつて、（ａ）上記トランジスタのゲートであつて、上記ゲート
が上記基板中のトレンチ中にあつて、上記基板の表面に
隣接するトレンチ部分を埋めており、上記ゲートが上記
ワード線の１本へつながれているような、ゲート、（ｂ）上記トランジスタ用のソース、チャネル、ドレイ
ン領域であつて、上記トレンチの側壁中に形成されてお
り、上記ドレイン領域が上記基板の表面に隣接しており
上記ビット線の１本へつながれているような、ソース、
チャネル、ドレイン領域、（ｃ）上記トレンチ中の上記コンデンサ用の第１の極板
であつて、上記第１の極板が上記基板の表面からはなれ
た上記トレンチの部分を埋めており、上記トレンチの底
部において上記基板につながつているような、第１の極
板、（ｄ）上記トレンチの側壁中にある上記コンデンサ用の
第２の極板であつて、上記第２の極板が上記ソース領域
へつながれているような、第２の極板を含むメモリセル。
（１０）基板トレンチ中へ１トランジスタ／１コンデン
サメモリセルを作製する方法であつて、（ａ）上記基板中の第１の深さにトレンチを形成するこ
と、（ｂ）上記トレンチの壁上に保護層を形成すること、（ｃ）上記トレンチを第２の深さまで延ばすこと、（ｄ
）上記トレンチの保護されていない壁中にトランジスタ
のソース／コンデンサ極板領域を形成すること、（ｅ）上記トレンチの壁上上記領域にコンデンサ極板絶
縁体を形成し、上記トレンチの壁上上記第１の深さにゲ
ート絶縁体を形成すること、（ｆ）上記トレンチの上記
底部と上記第１の深さよりわずかに下の深さとの間の部
分を導電性物質で埋めて上記トレンチの底部を通して上
記基板とつなぎ、第２のコンデンサ極板とすること、（
ｇ）上記導電性物質を上記トレンチの埋められていない
部分から分離すること、（ｈ）上記トレンチの残りの部分をゲート物質で埋め、
上記トレンチの壁中にドレイン、チャネル、ソースをも
つトランジスタを形成することの工程を含む方法。