JPS61198772A - メモリセル・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスに関するものであり、とくにダ
イナミック型読出し書込みメモリ、すなわちダイナミッ
クＲＡＭ（以下ｄ　ＲＡＭという）に係わるものである
。

〔従来の技術〕

大規模モノリシックｄＲＡＭの開発は多くの問題を提起
しているが、そのうちでももつとも重要なもののひとつ
は、チップ１個に集積するメモリセルの数を増大させる
ために個々のセルの寸法を縮小してもソフトエラーの発
生率が増大しないようにするには、どのようにすればよ
いかということである。大規模ｄ　ＲＡＭはシリコンを
主たる構成材料として用いており、各メモリセルはソー
スがキャパシタと、ドレーンがビットラインと、ゲート
がワードラインとそれぞれ接続された１個のＭＯ８電界
効果トランジスタを有するのがふつうである。このよう
なメモリセルは上記キャパシタに電荷を蓄えたときには
論、理１となり、蓄えないときには論理０となるように
動作する。この場合のキャパシタは、薄い酸化物層によ
り上部電極から分離されまた空乏層により基板から分離
された反転層により形成するのが、従来の方式であった
。

しかしながら回路動作を安定に保持するためには、該キ
ャパシタの容量はこれを充分なＳ　／　Ｎ比を与えるよ
うな大ぎな値とすることが必要となり、そのためＫは、
基板内における当該キャパシタの占有面積を大きくしな
ければならない。さらにこのようなＭＯＳキャパシタは
、アルファ粒子により基板中に生成される電荷や（５Ｍ
ｅＶのアルファ粒子で２００ヘムトクーロン（ｆＣ”）
以上の妨害電子を生成することが可能である）、基板か
ら侵入するノイズや、当該キャパシタの全域にわたるＰ
Ｎ接合リーク、および当該セル中のＭＯＳ　ＦｇＴのサ
ブスレショルドリーク等の影響を受けやすい。

ｄＲＡＭ１個にだくわえられる電荷は通常２５０ｆＣで
あり、従って電源電圧が５ｖの場合、前記キャパシタの
容量はこれを５ＱｆＦとすることが必要で、電荷蓄積用
の二酸化物層の厚さが１５０Ａの場合は、約２０平方ミ
クロンのキャパシタ領域が必要であった。従来の２次元
構造ｄＲＡＭを用いたメモリセルにおいては、これがセ
ルの寸法上の最小限度を規定するものであった。

こうした問題に対するひとつの試みがゾヨリイらの「再
結晶ポリシリコン中のダイナミックＲＡＭ上＃（４ＩＥ
ＥＥ　　Ｅｌｅｃ、Ｄｅｖ、Ｌｅｔｔ、１３　。

１９８３）であり、これはアクセストランジスタと電荷
蓄積キャパシタを含むセルの基本素子をすべてシリコン
基板上の酸化物層に被着したビーム再結晶化ポリシリコ
ン層内に形成しようというものである。この場合、ビッ
トラインは再結晶化ポリシリコン層中に含まれ、トラン
ジスタをオンとすることにより電荷蓄積領域に電荷が流
入することとなる。電荷蓄積領域としては上面、下面お
よび三方の側面を熱成長酸化物で囲まれた高不純物濃度
の再結晶化ポリシリコンを用いる、かくて得られる電荷
蓄積能力は、当該領域上下の電極が薄い酸化物層により
再結晶化ポリシリコン中の電荷蓄積領域から分離されて
いるため、同等の蓄積面積とした場合の通常のキャパシ
タの能力の約２倍となる。しかもこの電荷蓄積領域は、
下層の酸化物によって該領域周辺の回路から基板中に注
入される電荷や、アルファ粒子その他ソフトエラーの原
因となる放射線等により基板中に入り込む電荷から隔離
されることとなる。さらにまた、ビットラインの下方に
厚い酸化物層が存在し、かつ完全な側壁酸化物のアイソ
レーションが存在するため、ビットラインの容量が減少
するということもある。

しかしながら、たとえ容量を通常のものの２倍としたと
しても、セルのキャパシタによる占有面積を充分小さな
ものとすることは不可能である。さらに♂−ムによる再
結晶化により下層構造に障害をきたすとともに、プロセ
ス自体が単純で、しかも確立したものでないという欠点
もある。

ｄＲＡＭを小型化するもうひとつの試みは、キャパシタ
のプレートを基板内部にまで延在させることである。こ
のようなキャパシタはコルデーテッド（波型）キャパシ
タと呼ばれ、Ｈ，スナミらの「メガビットダイミックＭ
ＯＳメモリ用コルデーテッドキャパシタセル（ＣＣＣ）
ｊ　（ＩＥＥＥ　ＩＥＤＭＴｅｃｈ、Ｄｉｇｅｓｔ　　
８０６　、１９８２　）や、同じ（Ｈ，スナミらの［メ
ガビットダイミックＭＯＳメモリ用コルｒ−テツｒキャ
パシタセ＃ＣＣＣＣ）」（４ＸＥＢＥ　Ｅｌｅｃ、Ｄｅ
ｖ、Ｌｅｔｔ、９　Ｑ　、　　　、１９８３　’）や、
さらには工、イト−らの「オンチップ電圧制限器つき実
験的ＩＭｂ　　ＤＲＡＭｊ（１９８４ＩＥＥＥ　　ｌ８
ＳＣＣＤｉｇｅｓｔ　　ｏｆＴｅｃｈ、Ｐａｐｅｒ　２
８２　）等にその記載がある。

このコルデーテッドキャパシタはシリコン基板の内部に
２．５ミクロンの深さまで延びており、これを製作する
にはＣＶＤ二酸二酸化シリコンスマスクいて、通常のＣ
ＣＪ、による反応性スパッタエッチ法によつＴトレンチ
を形成した後、ウェットエッチを施すことによりｒライ
エッチに起因する傷や汚れを除く。かくてトレンチを形
成した後、二酸化シリコン／窒化シリコン／二酸化シリ
コンの６層からなる電荷蓄積層をトレンチ壁部に形成し
、しかる後膣トレンチをＬＰＧ’ＶＤポリシリコンによ
り充填して終りとする。このようなコルデーテツドキャ
パシタは、容量を６０ｆＦとするろ×７ミクロンのセル
の場合、通常のセルとくらべてその容量は７倍以上であ
るという。

セルキャパシタの占有面積を低減させるための第５の試
みは、上述のようにトレンチを形成する方法と類似のも
のであって、たとえばＥ。アライによる「サブミクロン
ＭＯ３ＶＬＳＩプロセス技術Ｊ　（ＩＥＥＥ　ＩＥＤＭ
　Ｔｅｃｈ、　Ｄｉｇｅｓｔ　　１９　。

１９８３＋）やに、ミネギシらによる［不純物導入表面
トレンチキャパシタセルを用いたサブミクロンダイナミ
ックＲＡＭ技術Ｊ　（ＩＥｇＥ　ＩＥＤＭ　Ｔｅｃｈ。

Ｄｉｇｅｓｔ　５１９　、１９８３　）や、Ｔ、モリエ
らによる［メガビット級ＭＯ８ＤＲＡＭのためのデデリ
ショントレンチキャパシタ技術ｌ　（４ＩＥＥＥＥｌｅ
ｃ、Ｄｅｖ、　Ｌｅｔｔ、　４１１　、１９８３　）等
にその記載があるが、これらはいずれもキャパシタのプ
レートを基板に平行とする代わりに、基板のトレンチ壁
部に形成することとした以外は、通常のセルと同様の構
成としたメモリセルについて述べたものである。このよ
うなトレンチキャパシタは、単に深いトレンチを用いる
だけで基板の単位面積あたりの容量を大きくとることが
できるもので、上記６論文によれば次のようにして製作
される。

すなわち、まず結晶方位（１００）、Ｐ型、抵抗率４−
５オームαのシリコン基板に幅０．４−１．０ミクロン
のトレンチを形成したものを電子ビーム直接描画法によ
り作成する。ついで約１４ミリＴｏｒｒの圧力下でＣＢ
ｒＦ３による反応性イオンエツチング（ＲＩＥ）によっ
て深さ１−６ミクロンのトレンチを堀った後、硝酸、酢
酸、フッ化水素酸の混合液中でエッチ処理を施すことに
より、トレンチ表面からＲＩＥ処理に起因する傷を取り
除く。

次にＰＨ３７’Ｓ　ｉＨＪＯ２がスジステムを用いたＣ
’ＶＤによりＰＳＧ　（燐シリケートがラス）を堆積し
てトレンチ表面層中に燐を拡散させ、フッ化水素酸によ
りＰＳＧをエッチ除去する。つづいてトレンチ表面上に
１５Ｏ−５０ＯＡの８１０２を乾燥酸素中で成長さセル
力、またはＣＶＤによりＳｉ、ｌ！Ｎ、を厚さ５００Ａ
に堆積し、最後にＬＰＧＶＤポリシリコンによりトレン
チを埋める。このようにトレンチ側壁の単位面積あたり
の容量は通常のキャパシタの単位面積あたりの容量に匹
敵するものであり、従ってトレンチ深さを大きくしたキ
ャパシタは、基板の単位面積あたりの電荷蓄積面積を増
大させることにより、セルの基板面積を低減させること
が可能である。しかしながら、このようなトレンチキャ
パシタを用いたメモリセルにおけるセルトランジスタは
、当該キャパシタに隣接する基板のバルク中に形成され
ているものであるため、前述の第１の方法におけるよう
にアイソレートはされない。

他方、トレンチを用いてアイソレーションを行なうこと
も周知の技法であって、その研究も広く行なわれており
、たとえばＲ，ラングによる［ディープトレンチアイソ
レーテッドＣν○ＳデバイスＪ　（ＩＥＥＥ　ＩＥＤＥ
Ｍ　Ｔｅｃｈ、　　Ｄｉｇｅｓｔ　２ろ７゜１９８２）
や、Ｋ、チャムらによる「トレンチ０ＭＯ３技術におけ
るトレンチ反転の問題についての研究Ｊ　　（、ｉｉ　
　ＩＥＥＥ　　ＥＬｅｃ、　　Ｄｅｖ、　　Ｌｅｔｔ。

３０５．１９８３）や、Ａ、ハヤサカらによる［高速バ
イポーラＶＬＳＩのだめのＵ型溝アイソレーション技法
Ｊ　（、ＩＥＥＥ　　ＩＥＤＥＭ　　Ｔｅｃｈ。

Ｄｉｇｅｓｔ　　６２．１９８２　）や、Ｈ，ゴトーら
による［高性能バイポーラメモリのためのアイソレーシ
ョン技法Ｊ　（ＩＥＥＥ　ＩＦ、ＤＥＭ　　Ｔｅｃｈ。

Ｄｉｇｅｓｔ　５８．１９８２　）や、Ｔ、ヤマグチら
による［自己整合ＴｉＳｉ２ディープトレンチアイソレ
ーション技術を用いた高速ラッチアップ解泊０．５ミク
ロンチャンネルＣ’ＭＯ８Ｊ　　（ＩＥＥｌｌｉ！ＩＥ
ＤＥＭ　　Ｔｅｃｈ、Ｄｉｇｅｓｔ５２２，１９８ろ）
や、Ｓ、コーヤマらによる「ｃｕｏ３技術の方向」（Ｉ
ＥｇＥ　ＩＦＤＥＭ　　Ｔｅｃｈ、Ｄｉｇｐｓｔ　　１
５１゜１９８ろ）や、Ｋ、チャムらによる「トレンチア
イソレート型ＣＭＯ８技術に関するトレンチ面問題の特
徴づけおよび模式化ｊ（ＩＥＥＥ　ＩＥＤＥＭ　Ｔｅｃ
ｈ　。

Ｄｉｇｅｓｔ　２５　、１９８３　）等にその記載があ
る。

これらに記載されたアイソレーション用トレンチは、ト
レンチ形成コルｒ−テドキャパシタの作成につきさきに
述べたと同様の方法で形成される。

すなわち、パターン形成（典型的には酸化物のマスクを
用いて行なう）や、ＣＥｒＦ３、Ｃ（Ｊ、、（Ｊ２−Ｈ
２、Ｃ（Ｊ、−０゜等によるＲＩＥ処理や、浸刻処理や
、側壁部の熱酸化（ＬＰＣＶＤによる窒化物層形成ケと
もなう）や、さらにはポリシリコンによる狸込み等の処
理手順を用いるものである。

ｌ−かしながら、ビームにより再結晶化されたセルはあ
まりにも大きな基板面積を占有し、またトレンチキャパ
シタセルはトランジスタとキャパシタの電荷蓄積プレー
トを基板からアイソレートするものでなく、さらにこれ
らセルはすべて基板中に占める面、情を最／］＼限とす
るものでもない。

〔間順点を解決するための手段〕

本発明は、セルキャパシタを形成した基板に設けたトレ
ンチの近傍もしくはその側壁上にチャンネル領域をエピ
タキシャル成長させ、セルトランジスタを形成し、該ト
レンチはこれをプレイのワードラインおよびビットライ
ンの交叉点の下方に位置させるようにした１トランジス
タ型ｄＲＡＭセルの構造、およびこのようなセルからな
るアレイ、さらには該ｄＲＡＭセルの製造方法を提供す
るもので、このようにトランジスタをトレンチ内のキャ
パシタ上にｍ１Ｍさせることにより、基板上のセル面積
を最小限とするとともに、ｄＲＡＭセルの集積密度を高
めるようにしたものである。上記トレンチの近傍にチャ
ンネル領域を工ぎタキシャル成長させる場合は、これを
基板から絶縁し、セルの電荷を蓄積するキャパシタプレ
ートを基板からアイソレートさせることにより、電気的
分離上の諸問題を解決するようにしてもよい。

本発明の一実施態様においては、トランジスタのゲート
領域をトレンチ上部に充填したポリシリコンで形成し、
キャパシタの電荷蓄積用キャパシタプレートをトレンチ
下部に充填したポリシリコンで形成し、他方のキャパシ
タプレートを該トレンチの側壁で形成することとする。

さらに本発明の他の実施態様においては、トランジスタ
のチャンネル領域はトレンチに隣接する基板表面上に形
成することとし、エピタキシャル成長をこのｔヤンネル
領域から遠ざかる方向に絶縁層の開口部からシード（成
長）させることにより、該チャンネル領域を前記基板か
ら絶縁するようにしてもよい。

〔実施例〕

第１Ａ図は本発明の実施例としてビットラインおよびワ
ードラインに接続した１トランジスタ１キヤパシタセル
を示すもので、その動作態様は下記の通りである。すな
わち、キャパシタ１２は１ビツトの情報を表わす電荷を
蓄えろ（たとえば電荷が蓄積されてない状態は論理０を
表わし、キャパシタのプレート間電位５ｆルトに対応す
る電荷量が蓄積された状態は、論理１を表わすものとす
る）。この１ビツトの情報は、ｒ−ト１６に接続された
ワードライン１４に電圧を印加してトランジスタ１８を
オンとすることによりアクセスされる（読出し、あるい
は新しいビットの書込みを行なう）。このトランジスタ
１８がオンとなることにより、キャパシタ１２はビット
ライン２０と導通して、読出しまたは書込みが行なわれ
る。漏洩′冠流その仙の原因によるキャパシタ１２の蓄
積電荷の消滅分を補償すべく定期的に電荷のリフレッシ
ュを行なう必要があり、これがすなわちダイナミックＲ
ＡＭ（ｄＲＡＭ）なる名称の由来である。

第１Ｂ図はワードライン１４およびビットライン２０の
ｄＲＡＭアレイにおける各ラインの交点に、上記実施例
のメモリセル３０を配設したアレイの一部を示す平面図
であり、ビットライン２０はワードライン１４の下方を
辿るように形成されている。メモリセル３０はこれらラ
インの下方で基板内へと延在して、メモリ密度を最大と
するようにしである。いま図示のように最小図形寸法（
ミニマムフィーチャーサイズ）をｆ１最小層間合せ許容
寸法（刷り合せ誤差許容量、ミニマムレゾストレイジョ
ン）をＲとすると、各セルの面積は（２（ｆ＋Ｈ））ｚ
となる。従ってたとえば最小図形寸法が１．０ミクロン
、最小層間合せ許容寸法が０．２５　ミクロンである場
合は、各セルの面積は約６．２５平方ミクロンとなる。

第２図は本発明の実施例たるメモリセル３０の断面図で
ある。このメモリセル３０はＰ型エピ層３４ヶ有するＰ
生型シリコン基板３２に形成されており、Ｎ小型ポリシ
リコンからなるワードライン１４と、Ｎ半型埋込層２１
およびＮ型層２３からなるビットライン２０と、ビット
ラインアイソレーション用の酸化物層２５と、ビットラ
イン絶縁用の酸化物層４２と、前記トランジスタ１８の
チャンネル４４と、該トランジスタ１８のｒ−ト酸化物
層４６と、このトランジスタ１８のソース領域を形成す
るＮ領域４８と、上記Ｐ十型基板３２Ｙ前記キャパシタ
１２の一方すなわち接地側プレートとした場合の他方の
プレートを形成するＮ＋ポリシリコン領域５０と、この
キャパシタ１２０両ゾレート間にＰ縁層を形成する酸化
物／窒化物／酸化物スタック５２と、絶縁酸化物層５６
とを有する。この第２図におけるメモリセル３０の断面
は第１Ｂ図の線２−２に沼うものであり、従ってキャパ
シタ１２およびトランジスタ１８を含むトレンチの正方
形断面はこのｉＩＥ図より明らかであろう。

上述のような構成のメモリセル３０において、キャパシ
タ１２はその一方のプレートがＮ十領域５０およびＮ領
域４８により、他方のプレートが基板３２および工ぎ層
３４によりそれぞれ形成されている。ただしこの場合、
エビ層３４の不純物濃度はＰ生型の基板３２よりもはる
かに低い。従って、拡散領域４８とエビ層３４との間の
ＰＮ接合の容量およびＮ十領域５０／スタック（積み重
ね絶縁層）５２／Ｐ工ビ層３４の容量はいずれもＮ十領
域５０／スタック５２／Ｐ十基板３２の容量よりもはる
かに小さく、無視しうる程度の値である。また次に説明
するように、エビＬ〜３４のプレート面積は基板３２の
プレート面積よりも小さく、この理由によってもエビ層
３４に関連する容量はさして重要なファクターとはなら
ない。なお形成するトレンチの断面を１×１ミクロンと
し深さを５ミクロンとする場合は、この深さのうち１ミ
クロン分をエビ層３４およびビットライン２０層により
得るものとしたときは、前記キャパシタ１２のプレート
面積は約１７平方ミクロンとなる。

また図示のＰ子基板３２は、第１Ｂ図に示すアレイのメ
モリセル３０すべてに共通の接地層である。

各メモリセル３０のトランジスタ１８は、そのチャンネ
ル領域４４が前記エビ層３４上でエピタキシャル成長さ
れ、またそのソース領域４８（キャパシタ１２の一方の
プレートの一部でもある）およびドレーン領域２３（ビ
ットライン２０の一部でもある）がチャンネル領域４４
の近傍において部分的に再結晶化されるが、これについ
てはさらに後述する。かくてトランジスタ１８はその動
作速度およびリフレッシュ動作が好適なバルクトランジ
スタの特性をもつこととなる。

絶縁酸化物層２５はこれをかなりの厚みとしてビットラ
イン２０の容量を低減させ、ビットラインのアイソレー
ションとして働いて基板バンプ（ｂｕｍｐ　）やアルフ
ァ粒子により生じろノイズに対する感受性を低くする。

また信号電荷はＮ＋ポリシリコン層５０内に記憶され、
前記スタック５２により基板３２からアイソレートされ
るため、アルファ粒子により生成されるノイズに対する
雑音余裕度が大きくなる。またビットライン２０および
信号電荷はアルファ粒子軌道により生成される可能性の
あるこれらおよび他のセルとの間のいがなる一時的な導
電路に対しても余裕塵が大きくなる。

つぎに上記構成のメモリセル３０の製作方法の実施例に
つき説明するが、この説明を通して該メモリセル３０の
寸法上および材料上の特徴についても明らかにする。第
６Ａ図ないし第ろ８図はこの製作手順を示すものである
。

１、　結晶方位を（１００）とする抵抗率Ｉ　Ｘ　１０
−２オームσ以下のＰ＋シリコン基板３２に、キャリア
濃度が２　Ｘ　Ｉ　Ｑ１６個／ｃｍ３でかつ、すべての
熱処理および拡散反応完了後における厚みが、最°終的
に２．０ミクロンとなるような厚みのＰ工ぎ層３４を成
長させる。つぎに酸化物層２５を厚さ２００［］Ａに成
長させ、ＬＰＣｖＤ法により厚さ３０００Ａキャリヤ濃
度１×１０２０／ｃｒｎ３のＮ＋型ポリシリコン層２１
を被着する。ついで厚み１ミクロンの酸化物層６４をプ
ラズマ促進ＬＰ　ＣＶＤ法により被Ｎする。このように
して得られた構造を第６Ａ図に示す。

２、前記酸化物層６４のパターン化を行なって、断面１
平方ミクロンのトレンチ領域を画定する。

ついでこのパターン化した酸化物層６４をマスクとして
使用して反応性イオンエッチのＨＣｊ掘削を行なって、
深さ６ミクロンのトレンチを掘った後、これらトレンチ
の側壁および底部に対して酸によるウェットエッチ処理
を行なって、上記反応性イオンエッチ処理に起因する傷
や汚れを除去する。

次にこのトレンチの側壁および底部上に、前記スタック
５２を下記のようＫして形成する。すなわち、まず酸化
物層を厚さ１００ＡＫ成長させた後、ＬＰＣＶＤ法によ
り窒化物層を厚さ７５　ＡＫ被着させる。この窒化物層
を＃！！酸化させてその誘電特性を向上させ、かくて酸
化物／窒化物／酸化物のスタック（重ね合せ層）５２を
得る。つづいて上記トレンチを、Ｎ本型不純物を導入し
たポリシリコンで充填する。かくて得られた構造を第３
Ｂ図に示す。

３、　上記ポリシリコン層５０に例えばスぎンコーティ
ングを行なったフォトレジストにより平坦化した後、プ
ラズマエッチ処理を行なってその表面上では完全に、お
よびトレンチ内においては、エビ層３４と基板３２との
間の界面直上まで除去する。この場合、後述するところ
かられかるように、トレンチ内に残るポリシリコン層５
０の上面の位置はさして重要ではない。ついで前記スタ
ック５２の露出部を前記酸化物層６４と共に除去する。

かくて得られた構造を第３Ｃ図に示す。

４、次に厚みが２００ＯＡ、抵抗率１ないし２　ｏｈｍ
−口のエビ層４１を被着する（さもなくば、この層４１
はこれをポリシリコン層としてシリコンの打込により非
晶質化した後、６００′Ｃ等の低温で固相エピタキシャ
ル法により単、端晶とするか、または該層４１はこれを
１１００℃等の高温で直接再結晶化してもよい）。かく
て形成された層４１は上記エビ層３４に隣接する部分か
ら離れた部位では、これがポリシリコン層５０またはポ
リシリコン層２１上に被着されているため、各種の欠陥
をもつことが当然予想される。エビ層３４に隣接する層
４１の部分がトランジスタ１８のチャンネル領域となる
ものであり、従って単結晶であることを要求される唯一
の部分であるため、上記欠陥はさして重大なものではな
い。かくて得られた構造を筆！ＩＤ図に示す。

５、次に前記Ｎ生型ポリシリコン層２１からＮ型不純物
の外方拡散（アラ）？イフユージョン）を行なって前記
ドレーン領域２３をＮ型とし、また前記Ｎ生型ポリシリ
コン層５０からＮ型不純物の外方拡散を行なって前記ソ
ース領域４８をＮ型とする。ここでドレーン領域２３、
チャンネル領域、４４およびソース領域４８上に酸化物
層４２．４６．５６がそれぞれ成長される。なおこの場
合、不純物拡散領域２３．４８上の酸化物層４２．５６
は非拡散領域４４上の酸化物層４６よりも厚く成長する
。酸化膜の厚さはゲート酸化物層４６の所望の厚さによ
り決定される。ちなみに図示のセル３０の場合は、この
？−）酸化物層４６の厚さは２５０Ａとしである。かく
て得られた構造を第５Ｅ図に示す。

６、最後に、Ｎ中型ポリシリコフ層１４の被着およびパ
ターン化を行なって、ワードライン１４を形成する。か
くて得られたセルは第２図に示した構造をもつものとな
る。

本発明によるメモリセルの第２の実施例を第４Ａ図に符
号１３０で示す。この第２の実施例は、トランジスタ１
８のソース領域４８、チャンネル領域４４およびドレー
ン領域２３（これらのうちチャンネル領域４４は固相エ
ピタキシャル法により単結晶化される）を形成するポリ
シリコン層に加えて、キャパシタ１２０Ｐ！縁層５２と
、トレンチの底部を満たしてリン便）導入ソース領域の
ための不純物源となるｐｓＧ層５１と、ゲート酸化物層
４６と、トランジスタ１８のゲートともなるポリシリコ
ンのワードライン１４とを有するものである。

第４Ｂ図はトランジスタ１８のチャンネル領域の形成に
エピタキシャル法を適用した仲の例を示すもので、基板
（またはエビ層）の一部をシードとしてキャパシタ１２
の絶縁層５２の開口部を介してエピタキシャル成長させ
るものである。このｉｄＢ図のセルの場合は前記トレン
チの側方にトランジスタが形成されるため、上述のセル
３０．１３０の場合はどセルの集積度は高くない。

第４Ｃ図はさらに他の例を示すもので、本例ではポリシ
リコン１１＃４ＢのＣＶＤ処理中にトランジスタ１８の
チャンネル領域４４をエピタキシャル法により横方向に
過成長させることとし、この場合シードとして基板を用
いてキャパシタ１２の給縁Ｉｔｒ５２の開口部３５を介
してエピタキシャル成長させるようにしたものである。

このシードはチャンネル領域４４とは接触してないため
（この点ではＷ、４Ｂ図の例と対照的である）、ビット
ラインのアイソレーションその他のための処理工程をプ
ロセスの後の段階で行なうようにすることが可能である
。

以上本発明の実施例につき説明してきたが、キャパシタ
による信号電荷の蓄積やトランジスタのオンオフ機能が
阻害されない限り、記載の実施例はこれをいろいろに変
形することが可能である。

そのような変形例としては、たとえば下記のようなもの
がある。

すなわちまず、トレンチの断面形状としてはこれを円形
、長方形、任意の凸形、波形、複合連結形等各種好便な
形状とすることが可能であり、また縦方向でその形状を
連続的または段階的に、あるいは一部を連続的かつ一部
を段階的に変化させることもできる。同様に、トレンチ
の側壁は必ずしもこれを垂直とする必要はなく、たとえ
ば側壁の一部を横方向に膨ませたり、全体的にテーパ状
としたり、あるいはその他の斜面としたりする等、いや
しくも形成可能のものならばどのような形状としても、
それなりに有効である。事実、たとえばトレンチを単純
に連結した構成とした場合は、該トレンチは記載の実施
例における直方体形と位相同形の関係となる。さらにト
レンチの各種寸法（深さや断面積、直径等）もこれをい
ろいろに変更することが可能であるが、ただし実際には
これらはプロセスを好便に行なうための条件や、要求さ
れるキャパシタンス、基板の面積等を考慮した妥協値と
して選定される。この場合要求されるキャパシタンスは
、リフレッシュタイムやトランジスタの漏洩電流、電源
電圧、ソフトエラーに対する余裕度、キャパシタの漏洩
電流等により定まるものであることは言うまでもない。

さらに前記キャパシタの絶縁層に用いる物質は、これを
酸化物または窒化物、あるいは酸化物と窒化物の組合せ
からなる積層構造または酸化物、窒化物および酸化物の
組合せからなる積層構造等とすることができる。また、
酸化物としてはこれを熱成長法やＬＰＣＶＤ法により、
あるいはドライ成長法あるいは水蒸気成長法により形成
させることができる。さらにこの絶縁層の厚みは、プロ
セスを好便に行なうための条件や絶縁層の信頼性、誘電
定数、降伏電圧等を考慮した妥協値として選定されるが
、この値も広い範囲にわたってこれを変更することがで
きる。なお、セルおよびアレイをシリコン以外の半導体
物質（たとえばがリウムひ素、テルル化水銀カドミウム
、デルマニウム、燐化インジウム等）とする場合は、当
該キャパシタの絶縁層もこれにそれぞれ準する物質とす
ることとする。またポリシリコンの代りに非晶質シリコ
ンを使用することも可能である。

さらに前記トランジスタはそのスレショルｒ電圧を蓄積
モードあるいは反転モードで、またＮチャンネルデバイ
スあるいはＰチャンネルデバイスとして調節する（これ
はたとえば、ゲート酸化物層の成長または被着処理の直
前にチャンネル領域に浅い拡散層を形成することによっ
て行なう）ことにより、該トランジスタをいろいろのス
レショルＰ電圧で動作しうるように形成させることが可
能である。この場合、Ｖ−ピングレベルやドーパントと
して用いる物質はこれらを各種変更して、当該トランジ
スタの特性を変更させることができる。ただしトランジ
スタのチャンネル長はほぼトレンチの深さにより定まり
、またチャンネル幅はほぼトレンチの周縁間隔に等しい
。

さらにトランジスタのゲートは、これをポリシリコンや
金属、シリサイド等とすることができる。

以上のように各種の変更を行なった場合、トランジスタ
の特性もそれに応じて変化することとなるが、そのよう
な変化は当該セル用のパストランジスタとして適正に動
作するものである限り、所要の読出し書込み時間やキャ
パシタンス、リフレッシュタイム等セルのその他の特性
に鑑み、何ら差し支えはない。

〔発明の態様〕

本発明の主な態様は下記の通りである。

（１１基板上く形成したメモリセル拳アレイにおいて、
（ａ）　　前記基板上に互いに平行に配列した複数本の
第１の導電体ラインと、 （ｂ）　　これら第１の導電体ラインと交差するととも
にこれから絶縁させ【なる複数本の互いに平行な第２の
導電体ラインと、 （ｃ）　　これら第１および第２導電体ラインの交点に
それぞれ配置した複数個のセルとを含み、これらセルの
各々は前記交点直下で前記基板のトレンチく形成した電
界効果トランジスタおよびキャパシタからなり、前記ト
ランジスタはそのドレーンが前記第１の導電体ラインの
うちの１本と結合し、そのゲートが前記第２の導電体ラ
インのうちの１本と結合し、またそのソースが前記キャ
パシタの第１のプレートと結合していることを特徴とす
るメモリセル・プレイ。

＋２１　　（ａ）　　前記キャパシタの第２のプレート
はこれを前記基板と結合させることとした第１項に記載
のメモリセル。

（３）半導体基板中に形成したメモリセルにおいて、（
〜　前記基板のトレンチに形成したキャパシタと、 （ｂ）　　前記トレンチに形成しかつ前記キャパシタと
結合したトランジスタとを含むことを特徴とするメモリ
セル。

（４）基板上に形成したメモリセル・プレイにおいて、
（ａ）　　前記基板、上に互いに平行に配列した複数本
の第１の導電体ラインと、 （ｂ）　　これら第１の導電体ラインと交差するととも
にこれから絶縁させてなる複数本の互いに平行な第２の
導電体ラインと、 （Ｃ）　　これら第１および第２導電体ラインの交点に
それぞれ配置した複数個のセルとを含み、これらセルの
各々は前記第２の導電体ラインのうちの１本と前記第１
の導電体ラインのうちの１本との交点直下で前記基板の
トレンチに形成した電界効果トランジスタおよびキャパ
シタからなり、該トランジスタはこれを前記トレンチ内
部に挿入した物質中に形成し、そのチャンネル領域を該
基板からエピタキシャル成長させた物質中に形成すると
ともに、そのドレーンが前記第１の導電体ラインのうち
の１本と結合し、そのゲートが前記第２の導電体ライン
のうちの１本と結合し、またそのソースが前記キャパシ
タと結合していることを特徴とするメモリセル・アレイ
。

（５）仏）　前記基板はこれをシリコンとし、（ｂ）　
　前記第１の導電体ラインはこれを絶縁体層により前記
基板からアイソレートさせることとした第４項に記載の
メモリセル。

（６）半導体基板中に形成したメモリセルにおいて、（
ａｌ　　前記基板のトレンチの側壁上に形成した電荷蓄
積キャパシタと、 （ｂ）　　前記基板から絶縁された物質中に形成しただ
しそのチャンネル領域はこれを該基板からエピタキシャ
ル成長させた電界効果トランジスタとを含み、 該トランジスタのソースはこれを前記キャパシタの一方
のプレートと結合させ、そのドレーンはこれを前記基板
上に形成するとともにこれから絶縁したビットラインと
結合させ、そのゲートはこ（７）　　（ａ）　　前記ト
ランジスタはこれを前記基板のトレンチの側壁上に形成
することとした第６項に記載のメモリセル。

（８）　　（ａ）　　前記トランジスタはこれを前記ト
レンチに隣接させて形成することとした第６項に記載の
メモリセル。

（９）半導体基板のトレンチメモリセルに１トランジス
タ１キヤパシタデバイスを製作する方法において、 （ａ）　　前記基板にトレンチを形成し、（１））　　
このトレンチの側壁および底部に絶縁体層を形成し、 （Ｃ）　　半導体物質により前記トレンチの底部を充填
し、 （（１）　　前記トレンチ上部の絶縁体層を除去し、（
ｅｌ　　前記トレンチの非充填状態にある上部におよび
その側壁中に電界効果トランジスタを形成し、そのチャ
ンネル領域は前記側壁上でエピタキシャル成長を行なわ
せることによりこれを形成するようにしたことを特徴と
する１トランジスタ１キヤパシタデバイスの製作方法。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図はそれぞれ本発明によるｄＲＡ
Ｍセルの等価回路を示す概略図および該セルを用いたセ
ルアレイを示す平面図、第２図は本発明によるｄＲＡＭ
セルの第１の実施例を第１Ｂ図の線２−２に沿う断面で
示す断面図、第ろＡ図ないし第５Ｅ図はこの第１の実施
例によるｄＲＡＭを本発明によるセル製作方法の第１の
実施例により製作する場合の一連の工程を示す断面図、
第４Ａ図ないし第４Ｃ図は本発明によるｄＲＡＭセルの
第２、第６、第４の実施例をそれぞれ示す断面図である
。 １２・・・・・・キャパシタ １４・・・・・・ワードライン １６・・・・・・ゲート １８・・・・・・トランジスタ ２０・・・・・・ビットライン ２１．５０・・・・・・ポリシリコン領域２３・・・・
・・ドレーン領域 ２５．４２．４６、５４．５６、６４・・・・・・酸化
物１層３０．１３０・・・・・・メモリセル ３２・・・・・・基板 ３４・・・・・・エビ層 ４４・・・・・・チャンネル領域 ４８・・・・・・ソース領域 ５２・・・・・・酸化物／窒化物／酸化物スタック（キ
ャパシタ１２の絶縁体層） 代坤人浅村　皓 １頁の続き 発　明　者　　ヒサシ　シチジョウ　　アメリカ合衆国
テキサ発　明　者　　サラトウインダー　マ　　アメリ
カ合衆国テキサルヒ　　　　　　　　　　ライブ　２６
２６ス州ガーランド、ヘイゼルウツド ス州ガーランド、メドウリツジ　ド 手続補正書（方式） ％式％ 、事件の表示 昭和ｚｏ年特許願第エフ４Ｂｌｙｏ号 ：１発明の名称 に毛’ＩｔＺＩＬｚ・ルイ １、補正をする者 事件との関係　特許出願人 住　　所 Ａ　　ａ　　テキサス　インスソルメンツ　インコーホ
レイテッドし代理人 ・、補正命令の日付 昭和ｂノ年工月エダ日 、補正１こより増加する発明の数　　　。

Claims (1)

1. 【特許請求の範囲】 基板上に形成したメモリセル・アレイにおいて、（ａ）
   前記基板上に互いに平行に配列した複数本の第１の導電
   体ラインと、 （ｂ）これら第１の導電体ラインと交差するとともにこ
   れらから絶縁させてなる複数本の互いに平行な第２の導
   電体ラインと、 （ｃ）これら第１および第２導電体ラインの交点にそれ
   ぞれ配置した複数個のセルとを含み、これらセルの各々
   は前記交点直下で前記基板のトレンチに形成した電界効
   果トランジスタおよびキャパシタからなり、前記トラン
   ジスタはそのドレーンが前記第１の導電体ラインのうち
   の１本と結合し、そのゲートが前記第２の導電体ライン
   のうちの１本と結合し、またそのソースが前記キャパシ
   タの第１のプレートと結合していることを特徴とするメ
   モリセル・アレイ。