JPS61116417A - ３値出力回路 - Google Patents
３値出力回路Info
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- JPS61116417A JPS61116417A JP59237068A JP23706884A JPS61116417A JP S61116417 A JPS61116417 A JP S61116417A JP 59237068 A JP59237068 A JP 59237068A JP 23706884 A JP23706884 A JP 23706884A JP S61116417 A JPS61116417 A JP S61116417A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、３値出力回路に関し、特にハイレベル出力、
ローレベル出力およびハイインピーダンス状態出力の３
値をとり、高速動作、低消費電力および低占有面積を可
能とするトランジスタ集積回路に関するものである。
ローレベル出力およびハイインピーダンス状態出力の３
値をとり、高速動作、低消費電力および低占有面積を可
能とするトランジスタ集積回路に関するものである。
従来、３値出力回路としては、第１０図に示すような回
路が用いられている。
路が用いられている。
第１０図において、ｘｌ、ｘ２はＣＭＯＳインバータ、
Ｘ３は２人力ＮＡＮＤ回路、Ｘ４は２人力ＮＯＲ回路、
Ｍｌは出力段のＰチャネルＭＯＳトランジスタ、Ｍ２は
これと直列接続される出力段のＮチャネルＭＯ８トラン
ジスタである。通常動作では、制御信号φはノ１イレベ
ルで、入力１に如上られたデータＤＩＮが伝搬する。Ｄ
ＩＮがノ・イレベルのとき、２人力ＮＡＮＤ回路Ｘ３，
２人力ＮＯＲ回路Ｘ４の出力がいずれもノ・イレベルと
なり、出力段トランジスタＭ１はオン、Ｍ２はオンとな
って出力ＯＵＴはローレベルになる。一方、データＤＩ
Ｎがローレベルのときには、２人力ＮＡＮＤ回路Ｘ３，
２人力ＮＯＲ，回路Ｘ４の出力は、いずれもローレベル
となり、出力段トランジスタＭ１はオン、Ｍ２はオフと
なるので、出力ＯＵＴはハイレベルとなる。
Ｘ３は２人力ＮＡＮＤ回路、Ｘ４は２人力ＮＯＲ回路、
Ｍｌは出力段のＰチャネルＭＯＳトランジスタ、Ｍ２は
これと直列接続される出力段のＮチャネルＭＯ８トラン
ジスタである。通常動作では、制御信号φはノ１イレベ
ルで、入力１に如上られたデータＤＩＮが伝搬する。Ｄ
ＩＮがノ・イレベルのとき、２人力ＮＡＮＤ回路Ｘ３，
２人力ＮＯＲ回路Ｘ４の出力がいずれもノ・イレベルと
なり、出力段トランジスタＭ１はオン、Ｍ２はオンとな
って出力ＯＵＴはローレベルになる。一方、データＤＩ
Ｎがローレベルのときには、２人力ＮＡＮＤ回路Ｘ３，
２人力ＮＯＲ，回路Ｘ４の出力は、いずれもローレベル
となり、出力段トランジスタＭ１はオン、Ｍ２はオフと
なるので、出力ＯＵＴはハイレベルとなる。
また、制御信号φをローレベルにすると、２人力ＮＡＮ
Ｄ回路Ｘ３の出力はハイレベルに固定され、２人力ＮＯ
Ｒ回路Ｘ４の出力はローレベルに固定されるので、出力
段トランジスタＭｌ、Ｍ２はともにオフとなり、出力Ｏ
ＵＴはハイインピーダンス（Ｈ２）状態になる。
Ｄ回路Ｘ３の出力はハイレベルに固定され、２人力ＮＯ
Ｒ回路Ｘ４の出力はローレベルに固定されるので、出力
段トランジスタＭｌ、Ｍ２はともにオフとなり、出力Ｏ
ＵＴはハイインピーダンス（Ｈ２）状態になる。
しかし、第１０図の回路構成では、１回路当りインバー
タ、ＮＡＮＤ回路、ＮＯＲ，回路および出力段トランジ
スタを必要とするため、素子数が多くなるという欠点が
あり、しかも占有面積が増大して高密度化を妨げる欠点
もある。すなわち、出力回路、バス系等の出力端に、重
い負荷容量が加わる部分を高速に駆動するためには、出
力トランジスタの相互コンダクタンスｇｍを大きくする
必要がある。このためには、トランジスタのチャネル幅
を広くするとともに、この出力トランジスタを駆動する
前段のＮＡＮＤ回路、ＮＯＲ回路についても、９ｍを大
きくするため、トランジスタのチャネル幅を広くしなげ
ればならず、トランジスタの寸法は大きくなってしまう
。この結果として、レイアウト占有面積が増大し、高密
度化の妨げとなってしまう。
タ、ＮＡＮＤ回路、ＮＯＲ，回路および出力段トランジ
スタを必要とするため、素子数が多くなるという欠点が
あり、しかも占有面積が増大して高密度化を妨げる欠点
もある。すなわち、出力回路、バス系等の出力端に、重
い負荷容量が加わる部分を高速に駆動するためには、出
力トランジスタの相互コンダクタンスｇｍを大きくする
必要がある。このためには、トランジスタのチャネル幅
を広くするとともに、この出力トランジスタを駆動する
前段のＮＡＮＤ回路、ＮＯＲ回路についても、９ｍを大
きくするため、トランジスタのチャネル幅を広くしなげ
ればならず、トランジスタの寸法は大きくなってしまう
。この結果として、レイアウト占有面積が増大し、高密
度化の妨げとなってしまう。
第１０図に比べて、回路の素子数を低減させた回路とし
ては、第１１図に示す構成の回路がある。
ては、第１１図に示す構成の回路がある。
第１１図では、ＰチャネルＭＯ８トランジスタＭ３、Ｍ
４とＮチャネルＭＯＳトランジスタＭ５゜Ｍ６を直列接
続させて、トランジスタＭ４とＭ５の共通ゲートに入力
データＤＩＮ１ トランジスタＭ３とＭ６の各ゲートに
それぞれ制御信号φとφを印加し、トランジスタＭ４の
ソース側とＭ５のドレイン側から出力ＯＵＴを取り出し
ている。匍Ｊ御信号φが・・イレベルのとき、出力ＯＵ
Ｔには入力データ ＤＩＨの反転データが出力される。
４とＮチャネルＭＯＳトランジスタＭ５゜Ｍ６を直列接
続させて、トランジスタＭ４とＭ５の共通ゲートに入力
データＤＩＮ１ トランジスタＭ３とＭ６の各ゲートに
それぞれ制御信号φとφを印加し、トランジスタＭ４の
ソース側とＭ５のドレイン側から出力ＯＵＴを取り出し
ている。匍Ｊ御信号φが・・イレベルのとき、出力ＯＵ
Ｔには入力データ ＤＩＨの反転データが出力される。
−力、制御信号φがローレベルのとき、トランジスタＭ
３、Ｍ６がともにオフになるので、出力ＯＵＴは人力デ
ータＤ。Ｎにかかわらずハイインピーダンス（Ｉ（Ｚ）
状態となる。
３、Ｍ６がともにオフになるので、出力ＯＵＴは人力デ
ータＤ。Ｎにかかわらずハイインピーダンス（Ｉ（Ｚ）
状態となる。
第１１図の回路構成は、トランジスタが４個のみで素子
数は少ないが、この場合にも、出力端に重い負荷が付加
されると、高速に駆動させるためには、トランジスタＭ
３〜Ｍ６のすべてのトランジスタのサイズを大きくしな
げればならない欠点がある。
数は少ないが、この場合にも、出力端に重い負荷が付加
されると、高速に駆動させるためには、トランジスタＭ
３〜Ｍ６のすべてのトランジスタのサイズを大きくしな
げればならない欠点がある。
本発明の目的は、このような従来の欠点を改善し、バス
系、ドライバ系等の出力端に配線容量の重い負荷がかか
る場合でも、低消費電力で高負荷駆動能力の集積回路を
高密度化できるような３値出力回路を提供することにあ
る。
系、ドライバ系等の出力端に配線容量の重い負荷がかか
る場合でも、低消費電力で高負荷駆動能力の集積回路を
高密度化できるような３値出力回路を提供することにあ
る。
上記目的を達成するため、本発明の３値出力回路は、直
列接続されたデータ入力用と制御入力用の２つのＰＭＯ
’Ｓトランジスタの一端を第１のｎｐｎバイポーラ・ト
ランジスタのベースに、他端を該トランジスタのコレク
タに、それぞれ接続し、また直列接続された上記データ
入力用と制御入力用の２つのＮＭＯＳトランジスタの一
端を第２のｎｐｎバイポーラ・トランジスタのベースに
、他端を該トランジスタのコレクタに、あるいはｎｐダ
イオードを介して該コレクタに、それぞれ接続し、さら
に上記第１のバイポーラ・トランジスタのエミッタと第
２のバイポーラ・トランジスタのコレクタとを接続して
出力端子とすることに特徴がある。
列接続されたデータ入力用と制御入力用の２つのＰＭＯ
’Ｓトランジスタの一端を第１のｎｐｎバイポーラ・ト
ランジスタのベースに、他端を該トランジスタのコレク
タに、それぞれ接続し、また直列接続された上記データ
入力用と制御入力用の２つのＮＭＯＳトランジスタの一
端を第２のｎｐｎバイポーラ・トランジスタのベースに
、他端を該トランジスタのコレクタに、あるいはｎｐダ
イオードを介して該コレクタに、それぞれ接続し、さら
に上記第１のバイポーラ・トランジスタのエミッタと第
２のバイポーラ・トランジスタのコレクタとを接続して
出力端子とすることに特徴がある。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明の第１の実施例を示す３値出力回路の
構成図である。
構成図である。
第１図において、ＭＰＩ、ＭＰ２はＰチャネルＭＯ８１
，ランジスタ、ＭＮＩ、ＭＮ２．ＭＮ３゜ＭＮｌはＮチ
ャネルＭＯＳトランジスタ、Ｑｌ。
，ランジスタ、ＭＮＩ、ＭＮ２．ＭＮ３゜ＭＮｌはＮチ
ャネルＭＯＳトランジスタ、Ｑｌ。
Ｑ２は口ｐｎバイポーラ・トランジスタである。なお、
ｌは信号入力端子、２は制御信号φλ入力端子３は反転
制御信号■入力端子、１０は信号出力端子（ＯＵＴ ）
である。
ｌは信号入力端子、２は制御信号φλ入力端子３は反転
制御信号■入力端子、１０は信号出力端子（ＯＵＴ ）
である。
第１図に示すように、この実施例では、直列接続された
データ入力用および制御入力用の２個のＰＭＯＳトラン
ジスタＩＶＩＰ２．ＭＮＩの一端に、ｍｌのｎＰｎバイ
ポーラ・トランジスタＱ１のベースを、他端にコレクタ
をそれぞれ接続し、また直列接続されたデータ入力用お
よび制御入力用の２個のＮＭＯＳトランジスタＭＮ３．
ＭＮｌの一端に、第２のｎＰｎバイポーラ・トランジス
タＱ２のベースを、他端にコレクタをそれぞれ接続する
とともに、第１のｎｐｎバイポーラ・トランジスタＱｌ
のエミッタと第２のｎｐｎバイポーラ・トランジスタＱ
２のコレクタとを接続して、出力端子としている。
データ入力用および制御入力用の２個のＰＭＯＳトラン
ジスタＩＶＩＰ２．ＭＮＩの一端に、ｍｌのｎＰｎバイ
ポーラ・トランジスタＱ１のベースを、他端にコレクタ
をそれぞれ接続し、また直列接続されたデータ入力用お
よび制御入力用の２個のＮＭＯＳトランジスタＭＮ３．
ＭＮｌの一端に、第２のｎＰｎバイポーラ・トランジス
タＱ２のベースを、他端にコレクタをそれぞれ接続する
とともに、第１のｎｐｎバイポーラ・トランジスタＱｌ
のエミッタと第２のｎｐｎバイポーラ・トランジスタＱ
２のコレクタとを接続して、出力端子としている。
いま、制御信号φがノ１イレベルのとき、ＮＭＯＳトラ
トランジスタとＰＭＯＳトランジスタＭＰｌとが常にオ
ン状態にあるので、入力信号ＤＩＮの反転出力が出力端
子１０に与えられる。ＭＯＳトランジスタＭＮｌおよび
ＭＮｌは、バイポーラ・トランジスタＱｌ、Ｑ２のベー
ス蓄積キャリアの放電用ＭＯＳトランジスタであり、電
源ＶＤＤから同時にトランジスタＱｌとＱ２に貫通電流
が流れることを防止している。トランジスタＱ１は、Ｍ
ＯＳトランジスタＭＰｌ、ＭＰ２のドレイン電流を増幅
するトランジスタで、エミッタ・フォロア形式となって
、負荷の充電時の駆動能力を大きくする。また、トラン
ジスタＱ２は、ＭＯＳトランジスタＭＮ２．ＭＮ３のド
レイン電流を増幅するトランジスタであり、これは負荷
の放電時の駆動能力を大きくする。
トランジスタとＰＭＯＳトランジスタＭＰｌとが常にオ
ン状態にあるので、入力信号ＤＩＮの反転出力が出力端
子１０に与えられる。ＭＯＳトランジスタＭＮｌおよび
ＭＮｌは、バイポーラ・トランジスタＱｌ、Ｑ２のベー
ス蓄積キャリアの放電用ＭＯＳトランジスタであり、電
源ＶＤＤから同時にトランジスタＱｌとＱ２に貫通電流
が流れることを防止している。トランジスタＱ１は、Ｍ
ＯＳトランジスタＭＰｌ、ＭＰ２のドレイン電流を増幅
するトランジスタで、エミッタ・フォロア形式となって
、負荷の充電時の駆動能力を大きくする。また、トラン
ジスタＱ２は、ＭＯＳトランジスタＭＮ２．ＭＮ３のド
レイン電流を増幅するトランジスタであり、これは負荷
の放電時の駆動能力を大きくする。
いマ、入力データＤＩＮ がハイレベルからローレベル
に移る場合を考える。ＤＩＮがハイレベルのときは、ト
ランジスタＭＨＩ、ＭＮ２がともにオン、ＭＰ２がオフ
となるので、トランジスタＱ１、Ｑ２の各ベース５，６
の電位はほぼ接地電位にあり、出力ＯＵＴはローレベル
となる。次に、入力データ ＤＩ’Ｎがハイレベルから
ローレベルに移ると、トランジスタＭＰ２がオン、ＭＨ
Ｉ、ＭＮ２がともにオフとなるので、ＭＰＩ、ＭＰ２を
介するｔ流はトランジスタＱ１のベース５の電位を上昇
させる。これにより、トランジスタＱ１のベース・エミ
ッタ間電圧が順バイアスされるため、ベース電流が流れ
てトランジスタＱ１がオンとなり、コレクタ電流ととも
に出力の負荷ＣＪ、を充電して出力ＯＵＴをハイレベル
に上昇させる。この駆動能力は、ＭＯＳトランジスタの
ｇ□の（１＋１１ ｆ ｅ ）倍であるため、大幅な改
善が期待される。また、出力ＯＵＴがハイレベルに上昇
する際に、Ｉ−ランジスタＱ２のベース６の電位が容量
カップリングにより上昇するが、トランジスタＭＮ４が
常にオン状態にあり、ベース蓄積キャリアはＭＮｌを介
して放電されるので、トランジスタＱ２はほぼオフ状態
のままである。したがって、貫通電流は抑制される。
に移る場合を考える。ＤＩＮがハイレベルのときは、ト
ランジスタＭＨＩ、ＭＮ２がともにオン、ＭＰ２がオフ
となるので、トランジスタＱ１、Ｑ２の各ベース５，６
の電位はほぼ接地電位にあり、出力ＯＵＴはローレベル
となる。次に、入力データ ＤＩ’Ｎがハイレベルから
ローレベルに移ると、トランジスタＭＰ２がオン、ＭＨ
Ｉ、ＭＮ２がともにオフとなるので、ＭＰＩ、ＭＰ２を
介するｔ流はトランジスタＱ１のベース５の電位を上昇
させる。これにより、トランジスタＱ１のベース・エミ
ッタ間電圧が順バイアスされるため、ベース電流が流れ
てトランジスタＱ１がオンとなり、コレクタ電流ととも
に出力の負荷ＣＪ、を充電して出力ＯＵＴをハイレベル
に上昇させる。この駆動能力は、ＭＯＳトランジスタの
ｇ□の（１＋１１ ｆ ｅ ）倍であるため、大幅な改
善が期待される。また、出力ＯＵＴがハイレベルに上昇
する際に、Ｉ−ランジスタＱ２のベース６の電位が容量
カップリングにより上昇するが、トランジスタＭＮ４が
常にオン状態にあり、ベース蓄積キャリアはＭＮｌを介
して放電されるので、トランジスタＱ２はほぼオフ状態
のままである。したがって、貫通電流は抑制される。
次に、入力データ ＤＩＮがローレベルからハイレベル
に移るときには、トランジスタＭＰ２がオフ、ＭＮｌが
オン、ＭＮ３がオンとなるので、トランジスタＱ１のベ
ース５の電位がローレベルとなり、これによりＱｌがオ
フし、Ｑ２がオンして、出力ＯＵＴがハイレベルカラロ
ーレベルニナル。
に移るときには、トランジスタＭＰ２がオフ、ＭＮｌが
オン、ＭＮ３がオンとなるので、トランジスタＱ１のベ
ース５の電位がローレベルとなり、これによりＱｌがオ
フし、Ｑ２がオンして、出力ＯＵＴがハイレベルカラロ
ーレベルニナル。
このとキ、トランジスタＱ２のベース電流は、トランジ
スタＭＮ２．ＭＮ３のドレイン電流を介して流れるので
、出力負荷の放電時にはＭＯＳ）うンジスタの、９ｍの
（１＋１１ｆｅ）倍の駆動能力となる。
スタＭＮ２．ＭＮ３のドレイン電流を介して流れるので
、出力負荷の放電時にはＭＯＳ）うンジスタの、９ｍの
（１＋１１ｆｅ）倍の駆動能力となる。
第１図の回路を高速動作させるためには、バイポーラ・
トランジスタＱｌ、Ｑ２のｆＴを大きくするとともに、
コレクタ接合容量、エミッメ接合容量、および基板間容
量を低く抑える必要がある。
トランジスタＱｌ、Ｑ２のｆＴを大きくするとともに、
コレクタ接合容量、エミッメ接合容量、および基板間容
量を低く抑える必要がある。
第２図、第３図および第４図は、それぞれ本発明の他の
実施例を示す３値出力回路の構成図である。
実施例を示す３値出力回路の構成図である。
いずれも、ＰＭＯＳトランジスタＭＰＩ、ＭＰ２の接続
位置あるいはＮＭＯＳトランジスタＭＮ２゜ＭＮ３の接
続位置を変更したものであるが、回路動作は第１図とほ
ぼ同じである。すなわち、第２図では、トランジスタＭ
ＰｌがＭＢ２とＭＮｌの間に接続され、第４図では、ト
ランジスタＭＮ２がＭＮ３とＭＮ４の間に接続され、第
３図では、これら両方の接続位置替えを行っている。
位置あるいはＮＭＯＳトランジスタＭＮ２゜ＭＮ３の接
続位置を変更したものであるが、回路動作は第１図とほ
ぼ同じである。すなわち、第２図では、トランジスタＭ
ＰｌがＭＢ２とＭＮｌの間に接続され、第４図では、ト
ランジスタＭＮ２がＭＮ３とＭＮ４の間に接続され、第
３図では、これら両方の接続位置替えを行っている。
第５図は、本発明のさらに他の実施例を示す３値出力回
路の構成図である。
路の構成図である。
第５図では、直列接続された２個のＰＭＯＳトランジス
タＭＰＩ、ＭＰ２の一端に、第１のｎｐｎバイポーラ・
トランジスタＱ１のベースを、他端にコレクタを接続し
、さらに直列接続された２個のＮＭＯ３トランジスタＭ
Ｎ２．ＭＮ３の一端に、第２のｎｐｎバイポーラ・トラ
ンジスタＱ２のベースを、他端とコレクタとの間にｎｐ
ダイオードＤｌを接続し、さらに第１のトランジスタＱ
１のエミッタと第２のトランジスタＱ２のコレクタトラ
接続して、これを出力端子とする。
タＭＰＩ、ＭＰ２の一端に、第１のｎｐｎバイポーラ・
トランジスタＱ１のベースを、他端にコレクタを接続し
、さらに直列接続された２個のＮＭＯ３トランジスタＭ
Ｎ２．ＭＮ３の一端に、第２のｎｐｎバイポーラ・トラ
ンジスタＱ２のベースを、他端とコレクタとの間にｎｐ
ダイオードＤｌを接続し、さらに第１のトランジスタＱ
１のエミッタと第２のトランジスタＱ２のコレクタトラ
接続して、これを出力端子とする。
トランジスタＭＮ３は、トランジスタＱ１およびＱ２の
ベース蓄積キャリアの放電用ＭＯＳトランジスタで、電
源ＶＤＤからトランジスタＱｌ。
ベース蓄積キャリアの放電用ＭＯＳトランジスタで、電
源ＶＤＤからトランジスタＱｌ。
Ｑ２に同時に貫通電流が流れることを防止する。
また、ダイオードＤ１は、トランジスタＭＰ’２がオン
する際に、ＭＢ２のコレクタ電流がすべてトランジスタ
Ｑ１のベース電流となるようにするものである。トラン
ジスタＱ１は、トランジスタＭＰＩ、ＭＰ２のドレイン
電流を増幅するもので、負荷の充電時の駆動能力を大き
くする。
する際に、ＭＢ２のコレクタ電流がすべてトランジスタ
Ｑ１のベース電流となるようにするものである。トラン
ジスタＱ１は、トランジスタＭＰＩ、ＭＰ２のドレイン
電流を増幅するもので、負荷の充電時の駆動能力を大き
くする。
この場合にも、入力データＤＩＮがハイレベルからロー
レベルに移る場合を考える。ＤＩＮがノーイレベルのと
きには、トランジスタＭＮｌがオン、ＭＢ２がオフとな
るので、トランジスタＱｌ、 Ｑ２のベース５，６の電
位はほぼ接地電位であり、出力ＯＵＴがローレベルとな
る。次に、データＤＩＮがハイレベルからローレベルニ
移ルト、トランジスタＭＰ２がオン、ＭＮｌがオフとな
るので、電源ＶＤＤからトランジスタＭＰＩ、ＭＰ２を
介して流れる電流は、ベース５の電位を上昇させ、トラ
ンジスタＱ１のベース・エミッタ間電圧を順・くイアス
にして、Ｑｌをオンさせる。Ｑ１０ベース電流は、コレ
クタ電流とともに出力の負荷容ｔ ＣＬを充電させ、出
力ＯＵＴをノ・イレベルに上昇させる。
レベルに移る場合を考える。ＤＩＮがノーイレベルのと
きには、トランジスタＭＮｌがオン、ＭＢ２がオフとな
るので、トランジスタＱｌ、 Ｑ２のベース５，６の電
位はほぼ接地電位であり、出力ＯＵＴがローレベルとな
る。次に、データＤＩＮがハイレベルからローレベルニ
移ルト、トランジスタＭＰ２がオン、ＭＮｌがオフとな
るので、電源ＶＤＤからトランジスタＭＰＩ、ＭＰ２を
介して流れる電流は、ベース５の電位を上昇させ、トラ
ンジスタＱ１のベース・エミッタ間電圧を順・くイアス
にして、Ｑｌをオンさせる。Ｑ１０ベース電流は、コレ
クタ電流とともに出力の負荷容ｔ ＣＬを充電させ、出
力ＯＵＴをノ・イレベルに上昇させる。
このように、トランジスタＭＰ’ｌ、ＭＰ２の次段にＱ
ｌを付加することにより、通常のＭＯＳトランジスタの
みの９□に比べて、見かげ上のｇｍが（１＋ｈｆｅ）倍
になるので、大幅な電流駆動能力の改善が期待できる。
ｌを付加することにより、通常のＭＯＳトランジスタの
みの９□に比べて、見かげ上のｇｍが（１＋ｈｆｅ）倍
になるので、大幅な電流駆動能力の改善が期待できる。
また、出力ＯＵＴがノ・イレベルに上昇する際に、トラ
ンジスタＱ２のべ一ス６の電位が容量カップリングによ
り上昇するが、トランジスタＭＮ３が常にオン状態のた
め、ベース蓄積キャリアはトランジスタＭＮ３を介して
放電され、したがってトランジスタＱ２はほぼオフ状態
のままである。これにより、貫通電流は完全に防止され
る。
ンジスタＱ２のべ一ス６の電位が容量カップリングによ
り上昇するが、トランジスタＭＮ３が常にオン状態のた
め、ベース蓄積キャリアはトランジスタＭＮ３を介して
放電され、したがってトランジスタＱ２はほぼオフ状態
のままである。これにより、貫通電流は完全に防止され
る。
次に、入力データＤＩＮがローレベルからノ・イレベル
に移るとき、トランジスタＭＰ２がオフ、ＭＮｌがオン
となるので、先ずトランジスタＱ１のベース５の電位が
低下しＱｌがオフとなり、出力負荷ＣＬの蓄積チャージ
の一部は、ダイオードＤＩ、トランジスタＭＮＩ、’Ｍ
Ｎ２を介してトランジスタＱ２のベース電位となるので
、Ｑ２がオンして出力ＯＵＴがハイレベルからローレベ
ルになる。このとき、トランジスタＱ２のベース電流は
、トランジスタＭＮｌ、ＭＮ２のドレイン電流を介して
流れるので、出力負荷の放電時にはＭＯＳトランジスタ
のｇｍの（ｌ十ｈｆｅ）倍の駆動能力となる。この回路
を高速動作させるためには、第１図の場合と同じように
、バイポーラ・トランジスタＱｌ、Ｑ２のｆＴを大きく
するとともに、コレクタ接合容量、エミッタ接合容量、
基板間容量を低く抑えることが必須条件となる。
に移るとき、トランジスタＭＰ２がオフ、ＭＮｌがオン
となるので、先ずトランジスタＱ１のベース５の電位が
低下しＱｌがオフとなり、出力負荷ＣＬの蓄積チャージ
の一部は、ダイオードＤＩ、トランジスタＭＮＩ、’Ｍ
Ｎ２を介してトランジスタＱ２のベース電位となるので
、Ｑ２がオンして出力ＯＵＴがハイレベルからローレベ
ルになる。このとき、トランジスタＱ２のベース電流は
、トランジスタＭＮｌ、ＭＮ２のドレイン電流を介して
流れるので、出力負荷の放電時にはＭＯＳトランジスタ
のｇｍの（ｌ十ｈｆｅ）倍の駆動能力となる。この回路
を高速動作させるためには、第１図の場合と同じように
、バイポーラ・トランジスタＱｌ、Ｑ２のｆＴを大きく
するとともに、コレクタ接合容量、エミッタ接合容量、
基板間容量を低く抑えることが必須条件となる。
第６図、第７図および第８図は、いずれも第５図の回路
の変形例を示す図である。
の変形例を示す図である。
これらは、第５図に比較して、ＰＭＯＳトランジスタＭ
ＰＩ、ＭＰ２の接続位置あるいはＮＭＯＳトランジスタ
ＭＮ２２ＭＮ３の接続位置が変更されているが、回路動
作は第５図と全”く同じである。
ＰＩ、ＭＰ２の接続位置あるいはＮＭＯＳトランジスタ
ＭＮ２２ＭＮ３の接続位置が変更されているが、回路動
作は第５図と全”く同じである。
第９図は、本発明の実験例を示すものであり、１負荷容
量ＣＬに対する遅延時間特性のシミュレーション結果を
、従来と比較して示す。
量ＣＬに対する遅延時間特性のシミュレーション結果を
、従来と比較して示す。
第９図において、Ａは第１０図に示す回路の特性、Ｂは
第１１図に示す回路の特性、Ｃは第１図から第８図まで
に示した本発明の回路の特性を記したものである。
第１１図に示す回路の特性、Ｃは第１図から第８図まで
に示した本発明の回路の特性を記したものである。
ここでは、トランジスタＱｌ、Ｑ２のｆＴを、３ＧＨ２
としている。
としている。
第９図からも明らかなように、０Ｍ０８回路を用いた従
来の回路の特性Ａ、 Ｂに比べて、本発明の回路の特
性Ｃは、負荷容量の変化により遅延時間の変化が少ない
。すなわち、本発明では、従来のものに比べて、軽い負
荷に対しては有効ではないが、重い負荷のかかる箇所に
対しては十分な高速性を発揮する。
来の回路の特性Ａ、 Ｂに比べて、本発明の回路の特
性Ｃは、負荷容量の変化により遅延時間の変化が少ない
。すなわち、本発明では、従来のものに比べて、軽い負
荷に対しては有効ではないが、重い負荷のかかる箇所に
対しては十分な高速性を発揮する。
なお、本発明の適用分野としては、マトリックス構成さ
れたｍ入力ｎ出力のディジタル空間スイッチＬＳＩ等の
スイッチ要素が考えられる。
れたｍ入力ｎ出力のディジタル空間スイッチＬＳＩ等の
スイッチ要素が考えられる。
以上説明したように、本発明による、３値出力回路を、
バス系、ドライバ系等の出力端で、配線容量等の重い負
荷がかかる場所に適用することにより、０ＭＯ８の低消
費電力性とバイポーラの高速性とを兼ね備えた回路を実
現することができ、かつ集積回路の高密度化が可能とな
る。
バス系、ドライバ系等の出力端で、配線容量等の重い負
荷がかかる場所に適用することにより、０ＭＯ８の低消
費電力性とバイポーラの高速性とを兼ね備えた回路を実
現することができ、かつ集積回路の高密度化が可能とな
る。
第１図は本発明の一実施例を示す３値出力回路の構成図
、第２図から第８図まではそれぞれ本発明の他の実施例
を示す３値出力回路の構成図、第９図は本発明の負荷容
量に対するゲート遅延特性図、第１０図、第１１図はい
ずれも従来のＣＭＯ８３値出力回路の構成図である。 ＭＰＩ、ＭＰ２ ： ＰＭＯＳトランジスタ、ＭＮｌ〜
ＭＮ４ ： ＮＭＯ８トランジスタ、Ｑｌ、Ｑ２：ｎｐ
ｎバイポーラ・トランジスタ、ＣＬ：出力負荷容量、
ＤＩＮ ：入力データ信号、ＯＵ Ｔ’：出力データ信
号、φ：制御信号、ＤＩ：Ｐｎダイオード。 第９図 負荷容量ＣＬＣｐＦ〕 第 １０ 図 第１１図
、第２図から第８図まではそれぞれ本発明の他の実施例
を示す３値出力回路の構成図、第９図は本発明の負荷容
量に対するゲート遅延特性図、第１０図、第１１図はい
ずれも従来のＣＭＯ８３値出力回路の構成図である。 ＭＰＩ、ＭＰ２ ： ＰＭＯＳトランジスタ、ＭＮｌ〜
ＭＮ４ ： ＮＭＯ８トランジスタ、Ｑｌ、Ｑ２：ｎｐ
ｎバイポーラ・トランジスタ、ＣＬ：出力負荷容量、
ＤＩＮ ：入力データ信号、ＯＵ Ｔ’：出力データ信
号、φ：制御信号、ＤＩ：Ｐｎダイオード。 第９図 負荷容量ＣＬＣｐＦ〕 第 １０ 図 第１１図
Claims (3)
- （１）直列接続されたデータ入力用と制御入力用の２つ
のＰＭＯＳトランジスタの一端を第１のｎｐｎバイポー
ラ・トランジスタのベースに、他端を該トランジスタの
コレクタに、それぞれ接続し、また直列接続された上記
データ入力用と制御入力用の２つのＮＭＯＳトランジス
タの一端を第２のｎｐｎバイポーラ・トランジスタのベ
ースに、他端を該トランジスタのコレクタに、あるいは
ｎｐダイオードを介して該コレクタに、それぞれ接続し
、さらに上記第１のバイポーラ・トランジスタのエミッ
タと第２のバイポーラ・トランジスタのコレクタとを接
続して出力端子とすることを特徴とする３値出力回路。 - （２）上記２つのＰＭＯＳトランジスタの一端は、第１
のｎｐｎバイポーラ・トランジスタとともに、ソース接
地されたＮＭＯＳトランジスタのトレーンにそれぞれ接
続され、また２つのＮＭＯＳトランジスタの一端は、エ
ミッタ接地された第２のｎｐｎトランジスタのベースと
ともに、ソース接地されたＮＭＯＳトランジスタのドレ
インにそれぞれ接続されていることを特徴とする特許請
求の範囲第１項記載の３値出力回路。 - （３）上記２つのＮＭＯＳトランジスタの一端は、エミ
ッタ接地された第２のｎｐｎバイポーラ・トランジスタ
のベースおよびソース接地されたＮＭＯＳトランジスタ
のドレインに接続され、他端はｐｎダイオードのｎ端お
よび第１のｎｐｎバイポーラ・トランジスタのベースに
それぞれ接続されていることを特徴とする特許請求の範
囲第１項記載の３値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237068A JPS61116417A (ja) | 1984-11-10 | 1984-11-10 | ３値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59237068A JPS61116417A (ja) | 1984-11-10 | 1984-11-10 | ３値出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61116417A true JPS61116417A (ja) | 1986-06-03 |
Family
ID=17009939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59237068A Pending JPS61116417A (ja) | 1984-11-10 | 1984-11-10 | ３値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116417A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453611A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Driver circuit |
| JPH02260916A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1984
- 1984-11-10 JP JP59237068A patent/JPS61116417A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453611A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Driver circuit |
| JPH02260916A (ja) * | 1989-03-31 | 1990-10-23 | Mitsubishi Electric Corp | 半導体集積回路 |
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