JPS61107759A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS61107759A JPS61107759A JP59230608A JP23060884A JPS61107759A JP S61107759 A JPS61107759 A JP S61107759A JP 59230608 A JP59230608 A JP 59230608A JP 23060884 A JP23060884 A JP 23060884A JP S61107759 A JPS61107759 A JP S61107759A
- Authority
- JP
- Japan
- Prior art keywords
- well
- oxide film
- semiconductor
- conductivity type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000000295 complement effect Effects 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ランチアップを改善し、消費電力を減少さ
せた相補型半導体装置（以下ＣＭＯ８という）に関する
ものである。
せた相補型半導体装置（以下ＣＭＯ８という）に関する
ものである。
微細化された０ＭＯ８において、高集積化を妨げる原因
の一つとして、ラッチアンプ耐圧の向上のために、Ｐチ
ャネルＭＯＳトランジスタ（以下ＰＭＯ８という）とＮ
チャネルＭＯ８）ランジスタ（以下ＮＭＯ８という）の
間隔を小さくできない点があった。これに対して、最近
では、各ウェル間の分離に深い溝を堀り、その中を酸化
膜または酸化膜とポリシリコンの積層により充填するト
レンチアイソレーションと呼ばれる方法が考えられてい
る（例えば、Ｋｏｈｙａｍａ ｅｔａｌ ’８３
Ｉ Ｅ Ｄ ＭＴｅＣｈｎｌＣａｌ Ｄｉｇｅｓｔ
ｐｐ １５１〜１５４参照）。
の一つとして、ラッチアンプ耐圧の向上のために、Ｐチ
ャネルＭＯＳトランジスタ（以下ＰＭＯ８という）とＮ
チャネルＭＯ８）ランジスタ（以下ＮＭＯ８という）の
間隔を小さくできない点があった。これに対して、最近
では、各ウェル間の分離に深い溝を堀り、その中を酸化
膜または酸化膜とポリシリコンの積層により充填するト
レンチアイソレーションと呼ばれる方法が考えられてい
る（例えば、Ｋｏｈｙａｍａ ｅｔａｌ ’８３
Ｉ Ｅ Ｄ ＭＴｅＣｈｎｌＣａｌ Ｄｉｇｅｓｔ
ｐｐ １５１〜１５４参照）。
第２図は前記従来例のトレンチアイソレーションヲ用〜
為だ０ＭＯ８の断面図である。Ｎ型半纏体基板（以下Ｎ
型基板という）１の表面上に深いＮ型拡散領域（以下Ｎ
ウェルという）２と、深いＰ型拡散領域（以下Ｐウェル
という）３が形成され、Ｎウェル２中に前記ＰＭＯ８の
ドレイン４．ソース５．コンタクト用のＮ 拡散層７が
形成され、Ｐウェル３中にＮＭＯ８のドレイン６、ソー
ス１１、Ｐ＋拡散層１２が形成されている。また、前記
ＰＭＯ８，ＮＭＯ８の各トランジスタはポリシリコンの
ゲート電極８を有し、前記各トランジスタは厚い酸化膜
９によって分離されている。さらに、ＰウェルとＮウェ
ルの間に反応性イオンエッチ技術号を用いて深い溝を堀
り、この中に酸化膜１０が埋込まれている。
為だ０ＭＯ８の断面図である。Ｎ型半纏体基板（以下Ｎ
型基板という）１の表面上に深いＮ型拡散領域（以下Ｎ
ウェルという）２と、深いＰ型拡散領域（以下Ｐウェル
という）３が形成され、Ｎウェル２中に前記ＰＭＯ８の
ドレイン４．ソース５．コンタクト用のＮ 拡散層７が
形成され、Ｐウェル３中にＮＭＯ８のドレイン６、ソー
ス１１、Ｐ＋拡散層１２が形成されている。また、前記
ＰＭＯ８，ＮＭＯ８の各トランジスタはポリシリコンの
ゲート電極８を有し、前記各トランジスタは厚い酸化膜
９によって分離されている。さらに、ＰウェルとＮウェ
ルの間に反応性イオンエッチ技術号を用いて深い溝を堀
り、この中に酸化膜１０が埋込まれている。
従来の０ＭＯ８は上記のように構成され、たとえばＰＭ
Ｏ８のドレイン４にＮウェル２の電位よりも低い雑音電
圧が印加されると、ＰＭＯ８のドレイン４よりＮウェル
２に正孔が注入される。このｍｆ［圧の一部はＰＭＯ８
のソース５より外部に流れるが、残りの正孔は横方向に
対しては、埋込みの酸化膜１，０により拡散することが
できず、Ｎ型基板１を経由してＰウェル３に拡散し、コ
ンタクト用のＰ 拡散層１２を通って外部に流れる。
Ｏ８のドレイン４にＮウェル２の電位よりも低い雑音電
圧が印加されると、ＰＭＯ８のドレイン４よりＮウェル
２に正孔が注入される。このｍｆ［圧の一部はＰＭＯ８
のソース５より外部に流れるが、残りの正孔は横方向に
対しては、埋込みの酸化膜１，０により拡散することが
できず、Ｎ型基板１を経由してＰウェル３に拡散し、コ
ンタクト用のＰ 拡散層１２を通って外部に流れる。
しかし、通常の埋込みの酸化膜１０がな〜・場合に比べ
て、その拡散長は長くなり途中のＮウェル２やＮ型基板
１中で再結合する確率が増大し、Ｐウェル３内に到達す
る正孔数が減少し、Ｐウェル３の電位変化が小さくなり
、帰還がかかり難くなりて、ラッチアップ耐圧が向上す
る。特にＮ型基板１が高濃度基板の場合は効果的である
。
て、その拡散長は長くなり途中のＮウェル２やＮ型基板
１中で再結合する確率が増大し、Ｐウェル３内に到達す
る正孔数が減少し、Ｐウェル３の電位変化が小さくなり
、帰還がかかり難くなりて、ラッチアップ耐圧が向上す
る。特にＮ型基板１が高濃度基板の場合は効果的である
。
上記のような従来の０ＭＯ８では、Ｎウェル２とＰウェ
ル３を分離するように埋込みの酸化膜１０が設置されて
いるので、Ｐウェル３とＮ型基板１で形成されるＰ−Ｎ
接合の端面が埋込みの酸化膜１０に接している。したが
って、埋込みの溝を形成する場合忙シリコンエッチを使
用する結果、接合リーク′ｌＥ流が多くなるという問題
点があった。
ル３を分離するように埋込みの酸化膜１０が設置されて
いるので、Ｐウェル３とＮ型基板１で形成されるＰ−Ｎ
接合の端面が埋込みの酸化膜１０に接している。したが
って、埋込みの溝を形成する場合忙シリコンエッチを使
用する結果、接合リーク′ｌＥ流が多くなるという問題
点があった。
この発明は、かかる問題点を解決するためになされたも
ので、埋込みの酸化膜をＰウェルとＮウェルの接合面よ
りもずらして設置すること釦より、接合リーク電流を減
少させることができる０ＭＯ８を得ることを目的とする
。
ので、埋込みの酸化膜をＰウェルとＮウェルの接合面よ
りもずらして設置すること釦より、接合リーク電流を減
少させることができる０ＭＯ８を得ることを目的とする
。
この発明に係る０ＭＯ８は第１の導電型または第２の導
電型の半導体領域のうち少くとも一方のを埋込んだもの
である。
電型の半導体領域のうち少くとも一方のを埋込んだもの
である。
この発明においては、埋込みの酸化膜を、１４接する互
いに異なる４電型の半導体領域の少くとも一方の領域内
に設けることによって、導電型の異なる拡散ノーと半導
体基板とで構成されるＰ−Ｎ接合面が埋込みのば化膜と
接しなくなるので、前記酸化膜を埋込むための溝形成圧
よる影響を抑制する作用を行う。
いに異なる４電型の半導体領域の少くとも一方の領域内
に設けることによって、導電型の異なる拡散ノーと半導
体基板とで構成されるＰ−Ｎ接合面が埋込みのば化膜と
接しなくなるので、前記酸化膜を埋込むための溝形成圧
よる影響を抑制する作用を行う。
第１図はこの発明の一実施例を示す０ＭＯ８の断面図で
ある。第１図において、１〜１２は第２図と同一のもの
を示しており、Ｎ型基板１の表面ｌＣＮウェル２とＰウ
ェル３を形成し、こ、のＮウェル２中にＰＭＯ８のドレ
イン４．ゲート電極８゜ソース５．Ｎウェルコンタクト
用のＮ 拡散層１を形成し、Ｐウェル３中ＫＮＭＯ８の
ドレイン６゜ソース１１、Ｐウェルコンタクト用のＰ
拡散層１２を形成する。さらに埋込みの酸化膜１０をＰ
ウェル３とＮウェル２、Ｎ型基板１とで形成されるＰ−
Ｎ接合面上りＮウェル２側に設置する。
ある。第１図において、１〜１２は第２図と同一のもの
を示しており、Ｎ型基板１の表面ｌＣＮウェル２とＰウ
ェル３を形成し、こ、のＮウェル２中にＰＭＯ８のドレ
イン４．ゲート電極８゜ソース５．Ｎウェルコンタクト
用のＮ 拡散層１を形成し、Ｐウェル３中ＫＮＭＯ８の
ドレイン６゜ソース１１、Ｐウェルコンタクト用のＰ
拡散層１２を形成する。さらに埋込みの酸化膜１０をＰ
ウェル３とＮウェル２、Ｎ型基板１とで形成されるＰ−
Ｎ接合面上りＮウェル２側に設置する。
こめ実施例におけるランチアンプ耐°圧の改善は、第２
図で説明した従来例と理論上は同じであり、埋込みの酸
化膜１０により【横方向へのキャリアの拡散を制限する
ことにより、横方向バイポーラトランジスタの電流増幅
率を小さくして帰還をかかり難くすることを応用してい
る。
図で説明した従来例と理論上は同じであり、埋込みの酸
化膜１０により【横方向へのキャリアの拡散を制限する
ことにより、横方向バイポーラトランジスタの電流増幅
率を小さくして帰還をかかり難くすることを応用してい
る。
さらに、酸化膜１０をＮウェル２内に入れることにより
、Ｐウェル３とＮウェル２．Ｎ型基板１によってできる
Ｐ−Ｎ接合面は酸化膜１０と接しなくなる０このため、
酸化膜１０を埋込むための溝を形成した場合の影響を抑
制することができて、接合リーク電流が低減され、消費
電力が減少する。
、Ｐウェル３とＮウェル２．Ｎ型基板１によってできる
Ｐ−Ｎ接合面は酸化膜１０と接しなくなる０このため、
酸化膜１０を埋込むための溝を形成した場合の影響を抑
制することができて、接合リーク電流が低減され、消費
電力が減少する。
なお、上記実施例はＮウェル２中に埋込みの酸化膜１０
を形成した例であるが、Ｐウェル３に埋込んでもよく、
またＮウェル２、Ｐウェル３の両方に埋込んでも同様の
効果があることは明らかである。
を形成した例であるが、Ｐウェル３に埋込んでもよく、
またＮウェル２、Ｐウェル３の両方に埋込んでも同様の
効果があることは明らかである。
さらに、上記実施例はＮウェル２とＰウェル３の両方を
形成する場合の例であるが、基板とは反対のウェルのみ
を形成する場合も基板またはウェルの少くとも一方に埋
込みの酸化膜を形成すればよい。
形成する場合の例であるが、基板とは反対のウェルのみ
を形成する場合も基板またはウェルの少くとも一方に埋
込みの酸化膜を形成すればよい。
さらＫ、埋込む物質は電気的絶縁が可能であり、二酸化
硅素以外にシリコン窒化膜等の絶縁膜または絶縁膜と導
電膜の多層構造でもよい。
硅素以外にシリコン窒化膜等の絶縁膜または絶縁膜と導
電膜の多層構造でもよい。
この発明は以上説明したとおり、第１または第２０半導
体領域のうち少くとも一方の領域内で。
体領域のうち少くとも一方の領域内で。
前記半導体憤域内に形成されるトランジスタに対して周
辺側に絶縁膜または絶縁膜と導電膜の積層膜を埋込んだ
ことにより、接合リーク電流の少いＣＭＯＳが得られる
効果がある。
辺側に絶縁膜または絶縁膜と導電膜の積層膜を埋込んだ
ことにより、接合リーク電流の少いＣＭＯＳが得られる
効果がある。
第１図はこの発明の一実施例を示す０ＭＯ８の断面図、
第２図は従来の０ＭＯ８の断面図である。 図において、１はＮ型基板、２はＮウェル、３はＰウェ
ル、４はドレイン、５はソース、６はドレイン、７はＮ
拡散層、８はゲート電極、９は酸化膜、１Ｇは酸化膜
、１１はソース、１２はＰ＋拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
第２図は従来の０ＭＯ８の断面図である。 図において、１はＮ型基板、２はＮウェル、３はＰウェ
ル、４はドレイン、５はソース、６はドレイン、７はＮ
拡散層、８はゲート電極、９は酸化膜、１Ｇは酸化膜
、１１はソース、１２はＰ＋拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 半導体基板と、この半導体基板と同一の第１の導電型
を有する第１の半導体領域と、この第１の導電型と逆の
導電型である第２の導電型を有する第２の半導体領域と
からなり、第１の半導体領域内に第２の導電型チャネル
のトランジスタを、第２の半導体領域内に第１の導電型
チャネルのトランジスタを形成した相補型半導体装置に
おいて、第１または第２の半導体領域のうち少くとも一
方の領域内で、前記半導体領域内に形成される前記トラ
ンジスタに対して周辺側に絶縁膜または絶縁膜と導電膜
の積層膜を埋込んだことを特徴とする相補型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230608A JPS61107759A (ja) | 1984-10-30 | 1984-10-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59230608A JPS61107759A (ja) | 1984-10-30 | 1984-10-30 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61107759A true JPS61107759A (ja) | 1986-05-26 |
Family
ID=16910420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59230608A Pending JPS61107759A (ja) | 1984-10-30 | 1984-10-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61107759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02166761A (ja) * | 1988-12-21 | 1990-06-27 | Nec Kyushu Ltd | 半導体装置 |
| US4980953A (en) * | 1987-08-26 | 1991-01-01 | Sumitomo Metal Industries, Ltd. | Binding-up band with locking structure |
| JPH05251551A (ja) * | 1992-03-03 | 1993-09-28 | Mitsubishi Electric Corp | 半導体装置 |
| EP0948044A1 (en) * | 1998-03-25 | 1999-10-06 | Nec Corporation | Trench isolated wells in a semiconductor device |
-
1984
- 1984-10-30 JP JP59230608A patent/JPS61107759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980953A (en) * | 1987-08-26 | 1991-01-01 | Sumitomo Metal Industries, Ltd. | Binding-up band with locking structure |
| JPH02166761A (ja) * | 1988-12-21 | 1990-06-27 | Nec Kyushu Ltd | 半導体装置 |
| JPH05251551A (ja) * | 1992-03-03 | 1993-09-28 | Mitsubishi Electric Corp | 半導体装置 |
| EP0948044A1 (en) * | 1998-03-25 | 1999-10-06 | Nec Corporation | Trench isolated wells in a semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US4907058A (en) | Complementary semiconductor device having a double well | |
| US6545318B1 (en) | Semiconductor device and manufacturing method thereof | |
| US4949142A (en) | Integrated N-channel power MOS bridge circuit | |
| JP2991489B2 (ja) | 半導体装置 | |
| US20100127330A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPS61107759A (ja) | 相補型半導体装置 | |
| JP2825038B2 (ja) | 半導体装置 | |
| US5122855A (en) | Semiconductor device with latch-up prevention structure | |
| JPH01155654A (ja) | 相補型集積回路 | |
| JPS624338A (ja) | 半導体装置の製造方法 | |
| JPS61265859A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP3217552B2 (ja) | 横型高耐圧半導体素子 | |
| JPS6312148A (ja) | 半導体装置 | |
| JPS6146062A (ja) | ラテラルトランジスタ半導体装置の製造方法 | |
| JP2508218B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JP2646547B2 (ja) | 半導体装置の製造方法 | |
| KR100332473B1 (ko) | 반도체소자및그를이용한소자분리방법 | |
| JPS6118170A (ja) | 半導体装置の製造方法 | |
| JPH06151740A (ja) | パワー半導体装置 | |
| JPS6129149A (ja) | 半導体集積回路装置 | |
| JPS58106871A (ja) | 半導体装置 | |
| JPH0481339B2 (ja) | ||
| JPH0222858A (ja) | 半導体装置 |