JPS6081864A - ラテラル型トランジスタ - Google Patents
ラテラル型トランジスタInfo
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- JPS6081864A JPS6081864A JP58191188A JP19118883A JPS6081864A JP S6081864 A JPS6081864 A JP S6081864A JP 58191188 A JP58191188 A JP 58191188A JP 19118883 A JP19118883 A JP 19118883A JP S6081864 A JPS6081864 A JP S6081864A
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- Japan
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- H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/041—Manufacture or treatment of thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/311—Thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
- H10D62/184—Base regions of bipolar transistors, e.g. BJTs or IGBTs of lateral BJTs
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は新規な構造を有するラテラル型のバイポーラト
ランジスタに関する。
ランジスタに関する。
ｆｂｌ 従来技術と問題点
従前より、ラテラル型（横型）バイポーラトランジスタ
は半導体集積回路ＨＣ）に組み入れられて、しばしば利
用されている。それはラテラル型が簡単な構造のために
作り易く、例えばｎｐｎ形バイポーラトランジスタと同
時にラテラル型のｐｎｐ形バイポーラトランジスタを形
成して、容易に相補型（コンプリメンタリ）トランジス
タによるＩＣを作成できるからである。
は半導体集積回路ＨＣ）に組み入れられて、しばしば利
用されている。それはラテラル型が簡単な構造のために
作り易く、例えばｎｐｎ形バイポーラトランジスタと同
時にラテラル型のｐｎｐ形バイポーラトランジスタを形
成して、容易に相補型（コンプリメンタリ）トランジス
タによるＩＣを作成できるからである。
最近、ロジックＩＣにおいても、ＭｏＳトランジスタで
構成される内部の論理演算回路に対して、外側と接続す
る周辺回路にバイポーラトランジスタを使用する検討が
行なわれており、これは浮遊容量の大きな周辺回路にバ
イポーラ１−ランジスタを用いると、電流量を増やして
高速化できる利点があるからである。一方、周辺回路を
ＭＯＳトランジスタで形成すれば、コンダクタンスが小
さいから大形にしないと、電流量を増加できず、それで
は高集積化が害されることになる。
構成される内部の論理演算回路に対して、外側と接続す
る周辺回路にバイポーラトランジスタを使用する検討が
行なわれており、これは浮遊容量の大きな周辺回路にバ
イポーラ１−ランジスタを用いると、電流量を増やして
高速化できる利点があるからである。一方、周辺回路を
ＭＯＳトランジスタで形成すれば、コンダクタンスが小
さいから大形にしないと、電流量を増加できず、それで
は高集積化が害されることになる。
このようにＭＯＳトランジスタと複合してＩＣを形成す
るためのバイポーラトランジスタとしては、ラテラル型
が特に形成がしやすい。第１図は従来の代表的なラテラ
ル型トランジスタの断面構造を示しており、１はｎ型シ
リコン基板、２はｐ型ベース領域、３はｎ＋型コレクタ
領域、４はｎ＋型エミッタ領域であるが、図のようにコ
レクタ領域３、エミッタ領域４はＭＯＳ ）ランジスタ
のソース領域、ドレイン領域と類似していて、ＭＯＳ
）ランジスタと同時に形成することが容易である。
るためのバイポーラトランジスタとしては、ラテラル型
が特に形成がしやすい。第１図は従来の代表的なラテラ
ル型トランジスタの断面構造を示しており、１はｎ型シ
リコン基板、２はｐ型ベース領域、３はｎ＋型コレクタ
領域、４はｎ＋型エミッタ領域であるが、図のようにコ
レクタ領域３、エミッタ領域４はＭＯＳ ）ランジスタ
のソース領域、ドレイン領域と類似していて、ＭＯＳ
）ランジスタと同時に形成することが容易である。
しかし、ラテラル型トランジスタは簡単な構造である一
方、トランジスタ特性は決して優れたものではない。第
１図から判るように、エミッタからベースに注入された
電子（小数キャリヤ）は、ベース領域２に広く拡散して
コレクタに到達する前に大部分が消滅してしまう構造と
なっているから、輸送効率（エミッタからベースに注入
された電子がコレクタに到達する効率）が低いことが欠
点である。そのため、エミッタ・コレクタ間隔を出来る
だけ狭くして形成されるが、それでも電流増幅率を１以
上の値にするのは容易ではない。従つて、第１図に示す
従来構造のままのラテラル型ｌ・ランジスタをＭＯＳ
Ｉ・ランジスタと複合してＩＣを作成することは困難で
あり、現在は未だ使用されていない状況である。また、
バイポーラトランジスタからなるＩＣにおいても、この
ような特性上の問題のためにラテラル型トランジスタを
併用するのは、特殊な場合に限られている。
方、トランジスタ特性は決して優れたものではない。第
１図から判るように、エミッタからベースに注入された
電子（小数キャリヤ）は、ベース領域２に広く拡散して
コレクタに到達する前に大部分が消滅してしまう構造と
なっているから、輸送効率（エミッタからベースに注入
された電子がコレクタに到達する効率）が低いことが欠
点である。そのため、エミッタ・コレクタ間隔を出来る
だけ狭くして形成されるが、それでも電流増幅率を１以
上の値にするのは容易ではない。従つて、第１図に示す
従来構造のままのラテラル型ｌ・ランジスタをＭＯＳ
Ｉ・ランジスタと複合してＩＣを作成することは困難で
あり、現在は未だ使用されていない状況である。また、
バイポーラトランジスタからなるＩＣにおいても、この
ような特性上の問題のためにラテラル型トランジスタを
併用するのは、特殊な場合に限られている。
（Ｃ１発明の目的
本発明は、このような問題点にかんがみ、ＭＯＳトラン
ジスタなどと複合させてＩＣを形成できるラテラル型ト
ランジスタ、即ち輸送効率の高い構造のラテラル型バイ
ポーラトランジスタを提案するものである。
ジスタなどと複合させてＩＣを形成できるラテラル型ト
ランジスタ、即ち輸送効率の高い構造のラテラル型バイ
ポーラトランジスタを提案するものである。
（ｄ） 発明の構成
その目的は、絶縁基板上に半導体層が設けられ、該半導
体層は一導電型エミッタ領域１反対導電型ベース第１領
域、−導電型コレクタ領域１攻対導電型ベース第２領域
および反対導電型ベース第３領域が一方向に並列して、
それぞれの領域はそれに直交する方向に矩形状の領域を
有し、且つ前記コレクタ領域は前記ベース第１領域と前
記ベース第２領域とを一方向に接続するように複数の島
状領域となって、且つ前記ベース第３領域が前記ベース
第１領域および前記ベース第２領域より高濃度な不純物
含有領域であることを特徴とするラテラル型トランジス
タによって達成される。
体層は一導電型エミッタ領域１反対導電型ベース第１領
域、−導電型コレクタ領域１攻対導電型ベース第２領域
および反対導電型ベース第３領域が一方向に並列して、
それぞれの領域はそれに直交する方向に矩形状の領域を
有し、且つ前記コレクタ領域は前記ベース第１領域と前
記ベース第２領域とを一方向に接続するように複数の島
状領域となって、且つ前記ベース第３領域が前記ベース
第１領域および前記ベース第２領域より高濃度な不純物
含有領域であることを特徴とするラテラル型トランジス
タによって達成される。
ｆｅ） 発明の実施例
以下３図面を参照して実施例によって詳細に説明する。
第２図は本発明にがかる一実施例のラテラル型トランジ
スタの平面図、第３図は同図のＡＡ［、面、第４図は同
図のＢＢ断面を示している。第３図および第４図に図示
されているように、絶縁基板１０（例えば５ｉ０２基板
）上にシリコン薄膜層１１からなる素子形成領域が設け
られ（Ｓｏｌ基板と称す）、左側端よりｎ＋型エミッタ
領域１２．ｐ型ベース第１領１１３．２つに分断された
ｎ＋型コレクタ領域１４、ｐ型ベース第２領域１５．
ｐ＋型ベース領域１６が横方向に並列に形成されている
。エミッタ領域１２．２つのコレクタ領域１４．ｐ＋型
ベース領域１６は電極を接続するために幅数μｍの広い
領域幅で形成されるが、ｐ型ベース第１領域１３とｐ型
ベース第２領域１５との幅を、例えば１〜２μｍと狭く
し、またコレクタ領域１４を分断しているベース第１領
域１３とベース第２領域１５との接続部１７の幅を３〜
４μｍに形成することができる。
スタの平面図、第３図は同図のＡＡ［、面、第４図は同
図のＢＢ断面を示している。第３図および第４図に図示
されているように、絶縁基板１０（例えば５ｉ０２基板
）上にシリコン薄膜層１１からなる素子形成領域が設け
られ（Ｓｏｌ基板と称す）、左側端よりｎ＋型エミッタ
領域１２．ｐ型ベース第１領１１３．２つに分断された
ｎ＋型コレクタ領域１４、ｐ型ベース第２領域１５．
ｐ＋型ベース領域１６が横方向に並列に形成されている
。エミッタ領域１２．２つのコレクタ領域１４．ｐ＋型
ベース領域１６は電極を接続するために幅数μｍの広い
領域幅で形成されるが、ｐ型ベース第１領域１３とｐ型
ベース第２領域１５との幅を、例えば１〜２μｍと狭く
し、またコレクタ領域１４を分断しているベース第１領
域１３とベース第２領域１５との接続部１７の幅を３〜
４μｍに形成することができる。
このように形成すれば、エミッタ領域の下は絶縁体であ
るから、エミッタよりベースに注入された電子の多数が
コレクタに到達して輸送効率を高めることができる。且
つ、ロジック動作する場合に、動作低下の原因となるベ
ース・コレクタ間の容量がＳｏｌ基板のために大幅に減
少して、回路動作が一層高速化される。
るから、エミッタよりベースに注入された電子の多数が
コレクタに到達して輸送効率を高めることができる。且
つ、ロジック動作する場合に、動作低下の原因となるベ
ース・コレクタ間の容量がＳｏｌ基板のために大幅に減
少して、回路動作が一層高速化される。
第５図ないし第８図に形成工程順の概要断面図を示して
いる。まず、第５図に示すように絶縁基板１０上に多結
晶シリコン薄膜を被着し、レーザ。
いる。まず、第５図に示すように絶縁基板１０上に多結
晶シリコン薄膜を被着し、レーザ。
電子ビーム、赤外線等のビームでアニールして単結晶層
１１に成長させる。あるいは、単結晶基板を用い、表面
より酸素イオンを深く注入して、底部に５ｉ０２膜を形
成し、表面を単結晶層のままとする方法でｓｏｒ基板を
形成することもできる。若し膜厚が薄い場合には、その
上面に更に単結晶層をエピタキシャル成長させればよい
。
１１に成長させる。あるいは、単結晶基板を用い、表面
より酸素イオンを深く注入して、底部に５ｉ０２膜を形
成し、表面を単結晶層のままとする方法でｓｏｒ基板を
形成することもできる。若し膜厚が薄い場合には、その
上面に更に単結晶層をエピタキシャル成長させればよい
。
次いで、第６図に示すように単結晶層１１の全面に硼素
（Ｂ＋）イオンを注入し、約１０５０“０位で熱処理し
てｐ型車結晶層１１とした後、レジスト膜マスク１８を
形成し、再び硼素イオンを注入し、熱処理してｐ＋型ベ
ース領域１６を形成する。イオン注入の条件は加速電圧
が４０〜６（ｌＫｅＶ 、ドーズ量は前者が５Ｘ１０１
２〜１０１４／ｃＪ、後者が１０”’／ｃＪ程度である
。次いで、第７図に示すように再びレジスト膜マスク１
９を形成し、燐（Ｐ＋）イオンを注入し、熱処理してｎ
＋型エミッタ領域１２とｎ＋型コレクタ領域１４を形成
する。ドーズ量は５Ｘ１０１５／−程度である。しかる
後、第８図に示すように公知の方法によって絶縁膜を介
してエミッタ、コレクタ。
（Ｂ＋）イオンを注入し、約１０５０“０位で熱処理し
てｐ型車結晶層１１とした後、レジスト膜マスク１８を
形成し、再び硼素イオンを注入し、熱処理してｐ＋型ベ
ース領域１６を形成する。イオン注入の条件は加速電圧
が４０〜６（ｌＫｅＶ 、ドーズ量は前者が５Ｘ１０１
２〜１０１４／ｃＪ、後者が１０”’／ｃＪ程度である
。次いで、第７図に示すように再びレジスト膜マスク１
９を形成し、燐（Ｐ＋）イオンを注入し、熱処理してｎ
＋型エミッタ領域１２とｎ＋型コレクタ領域１４を形成
する。ドーズ量は５Ｘ１０１５／−程度である。しかる
後、第８図に示すように公知の方法によって絶縁膜を介
してエミッタ、コレクタ。
ベースの各電極２０を形成して、ラテラル型トランジス
タとして完成させる。
タとして完成させる。
次に、本発明にかかる他の実施例を第９図、第１０図お
よび第１１図に示している。第９図はｐ型ベース領域の
接続部１７を素子領域の側方に設けたもので、小形トラ
ンジスタに適した構造である。
よび第１１図に示している。第９図はｐ型ベース領域の
接続部１７を素子領域の側方に設けたもので、小形トラ
ンジスタに適した構造である。
第１０図はｐ＋型ベース領域１６を小さくして接続部１
７が延在する領域のみとした構造で、本例はベース・コ
レクタ間の抵抗を一層減少させることができる。また、
第１１図は複数の接続部１７を設けた構造で、ベース抵
抗を低くしてトランジスタのコンダクタンスが高くなる
形式である。これは比較的に大形のトランジスタに適し
ている。
７が延在する領域のみとした構造で、本例はベース・コ
レクタ間の抵抗を一層減少させることができる。また、
第１１図は複数の接続部１７を設けた構造で、ベース抵
抗を低くしてトランジスタのコンダクタンスが高くなる
形式である。これは比較的に大形のトランジスタに適し
ている。
次に、第１２図および第１３図は更に他の応用例で、第
１２図はエミッタ領域１２を中央にして２つのコレクタ
領域１４とベース領域１６を形成した構造、第１３図は
逆にベース領域１６を中央に形成してマルチエミッタと
した構造である。本発明は、その他にも種々の応用例が
考えられる。尚、これらの実施例は何れもｎｐｎ型トラ
ンジスタで図示し、説明しているが、ｐｎｐ型トランジ
スタも同様にして作成できることは当然である。
１２図はエミッタ領域１２を中央にして２つのコレクタ
領域１４とベース領域１６を形成した構造、第１３図は
逆にベース領域１６を中央に形成してマルチエミッタと
した構造である。本発明は、その他にも種々の応用例が
考えられる。尚、これらの実施例は何れもｎｐｎ型トラ
ンジスタで図示し、説明しているが、ｐｎｐ型トランジ
スタも同様にして作成できることは当然である。
次に、第１４図は０ＭＯ５＋−ランジスタ２１と本発明
にかかるラテラル型トランジスタ２２とを組合せたＣＭ
Ｏ５ＩＣの出力回路を例示している。ｎｐｎ型とｐｎｐ
型の両方のラテラル型トランジスタを利用しているが、
これらは０ＭＯ５）ランジスタと同時に形成することが
可能である。勿論、かかる構造のＩＣは他のトランジス
タ（上記のＣＭＯ３）ランジスタなど）もＳＯ■基板上
に形成することを前提としたものであることは云うまで
もない。
にかかるラテラル型トランジスタ２２とを組合せたＣＭ
Ｏ５ＩＣの出力回路を例示している。ｎｐｎ型とｐｎｐ
型の両方のラテラル型トランジスタを利用しているが、
これらは０ＭＯ５）ランジスタと同時に形成することが
可能である。勿論、かかる構造のＩＣは他のトランジス
タ（上記のＣＭＯ３）ランジスタなど）もＳＯ■基板上
に形成することを前提としたものであることは云うまで
もない。
（ｆｌ 発明の効果
以上の説明から明らかなように、本発明によれば極めて
輸送効率を改善したラテラル型バイポーラトランジスタ
が得られるから、ＭＯＳ ）ランジスタやその他のトラ
ンジスタと複合したＩＣを作成することができて、動作
の高速化などＩＣ特性の向上に顕著に効果があるもので
ある。
輸送効率を改善したラテラル型バイポーラトランジスタ
が得られるから、ＭＯＳ ）ランジスタやその他のトラ
ンジスタと複合したＩＣを作成することができて、動作
の高速化などＩＣ特性の向上に顕著に効果があるもので
ある。
第１図は従来の代表的なラテラル型バイポーラトランジ
スタの断面構造図、第２図は本発明にかかるラテラル型
バイポーラトランジスタの一実施例の平面図、第３図は
同図のＡＡ断面図、第４図は同図のＢＢ断面図、第５図
〜第８図はその形成工程順断面図、第９図ないし第１３
図は本発明にかかる他の実施例の平面図、第１４図はラ
テラル型バイポーラトランジスタを利用する回路側図で
ある。 図中、１はｎ型シリコン基板、２はｐ型ベース領域、３
はｎ＋型コレクタ領域、４はｎ＋型エミッタ領域、１０
は絶縁基板、１１はシリコン薄膜層。 １２はｎ＋型エミッタ領域、１３はｐ型ベース第１領域
、１４はｎ＋型コレクタ領域、１５はｐ型ベース第２領
域、１６はｐ＋型ベース領域、１７はベース領域の接続
部、 １８．１９はレジスト膜マスク、 ２０は電極。 ２１は０ＭＯ５）ランジスタ、２２はラテラル型バイポ
ーラトランジスタを示している。 第１図 第２図 １乙 −１１ 第５図 第６図 ８８１ 第９図 第１０図 第１１図 第１２図 第１３図 第１４図
スタの断面構造図、第２図は本発明にかかるラテラル型
バイポーラトランジスタの一実施例の平面図、第３図は
同図のＡＡ断面図、第４図は同図のＢＢ断面図、第５図
〜第８図はその形成工程順断面図、第９図ないし第１３
図は本発明にかかる他の実施例の平面図、第１４図はラ
テラル型バイポーラトランジスタを利用する回路側図で
ある。 図中、１はｎ型シリコン基板、２はｐ型ベース領域、３
はｎ＋型コレクタ領域、４はｎ＋型エミッタ領域、１０
は絶縁基板、１１はシリコン薄膜層。 １２はｎ＋型エミッタ領域、１３はｐ型ベース第１領域
、１４はｎ＋型コレクタ領域、１５はｐ型ベース第２領
域、１６はｐ＋型ベース領域、１７はベース領域の接続
部、 １８．１９はレジスト膜マスク、 ２０は電極。 ２１は０ＭＯ５）ランジスタ、２２はラテラル型バイポ
ーラトランジスタを示している。 第１図 第２図 １乙 −１１ 第５図 第６図 ８８１ 第９図 第１０図 第１１図 第１２図 第１３図 第１４図
Claims (1)
- 絶縁基板上に半導体層が設けられ、該半導体層は一導電
型エミッタ領域１反対導電型ベース第１領域、−導電型
コレクタ領域１展対導電型ベース第２領域および反対導
電型ベース第３領域が一方向に並列して、それぞれの領
域はそれに直交する方向に矩形状の領域を有し、且つ前
記コレクタ領域は前記ベース第１領域と前記ベース第２
領域とを一方向に接続するように複数の島状領域となっ
て、且つ前記ベース第３領域が前記ベース第１領域およ
び前記ベース第２領域より高濃度な不純物含有領域であ
ることを特徴とするラテラル型トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191188A JPS6081864A (ja) | 1983-10-12 | 1983-10-12 | ラテラル型トランジスタ |
| EP84306893A EP0138563A3 (en) | 1983-10-12 | 1984-10-10 | Lateral transistors |
| KR1019840006240A KR850003478A (ko) | 1983-10-12 | 1984-10-10 | 절연기판 실리콘내에 형성된 레이터랄 바이폴라 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191188A JPS6081864A (ja) | 1983-10-12 | 1983-10-12 | ラテラル型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081864A true JPS6081864A (ja) | 1985-05-09 |
Family
ID=16270360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191188A Pending JPS6081864A (ja) | 1983-10-12 | 1983-10-12 | ラテラル型トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0138563A3 (ja) |
| JP (1) | JPS6081864A (ja) |
| KR (1) | KR850003478A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63312674A (ja) * | 1987-06-16 | 1988-12-21 | Nissan Motor Co Ltd | 薄膜半導体装置 |
| DE58909822D1 (de) * | 1989-05-11 | 1997-11-27 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor |
| US5994739A (en) * | 1990-07-02 | 1999-11-30 | Kabushiki Kaisha Toshiba | Integrated circuit device |
| JP3190057B2 (ja) * | 1990-07-02 | 2001-07-16 | 株式会社東芝 | 複合集積回路装置 |
| US5460982A (en) * | 1993-07-02 | 1995-10-24 | Siemens Aktiengesellschaft | Method for manufacturing lateral bipolar transistors |
| EP0632489A3 (de) * | 1993-07-02 | 1996-09-11 | Siemens Ag | Herstellungsverfahren für lateralen Bipolartransistor. |
| US5395775A (en) * | 1993-07-02 | 1995-03-07 | Siemens Aktiengesellschaft | Method for manufacturing lateral bipolar transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3484662A (en) * | 1965-01-15 | 1969-12-16 | North American Rockwell | Thin film transistor on an insulating substrate |
| DE3174777D1 (en) * | 1980-10-23 | 1986-07-10 | Fairchild Camera Instr Co | Method of fabricating integrated circuit structure |
| FR2501912A1 (fr) * | 1981-03-13 | 1982-09-17 | Efcis | Transistor bipolaire lateral sur isolant et son procede de fabrication |
| EP0068072A2 (en) * | 1981-07-01 | 1983-01-05 | Rockwell International Corporation | Lateral PNP transistor and method |
-
1983
- 1983-10-12 JP JP58191188A patent/JPS6081864A/ja active Pending
-
1984
- 1984-10-10 KR KR1019840006240A patent/KR850003478A/ko not_active IP Right Cessation
- 1984-10-10 EP EP84306893A patent/EP0138563A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0138563A2 (en) | 1985-04-24 |
| EP0138563A3 (en) | 1987-01-28 |
| KR850003478A (ko) | 1985-06-17 |
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