JPS6065366A - バスサイクルスチ−ル機能を有するプロセツサユニツト - Google Patents
バスサイクルスチ−ル機能を有するプロセツサユニツトInfo
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- JPS6065366A JPS6065366A JP17357583A JP17357583A JPS6065366A JP S6065366 A JPS6065366 A JP S6065366A JP 17357583 A JP17357583 A JP 17357583A JP 17357583 A JP17357583 A JP 17357583A JP S6065366 A JPS6065366 A JP S6065366A
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- Japan
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- bus
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はマルチプロセッサ構造のｈ″Ｉ報処燻処理装置
し、４寸にプロセッサ内のバス・モードの制御方法に関
する。
し、４寸にプロセッサ内のバス・モードの制御方法に関
する。
マルチプロセッサの１ｌｉｌｌ ’１５１１方・（、Ｖ
こついて（ｆまｐｆｌ来がら；・］！々の方式が採用さ
れているが、不発明はｔ４３１図にボ丁ような、プロセ
ッサユニットＰｔ１ｌ、 Ｐ（Ｊ２゜・・・・・ＰＵｎ
内にメモリ（１■゛ハ入出力１ｉｉｌＪ ｌｌ１ｉｌ
’Ｊ（ｉｃ＋ Ｃ）などケ含み、それ自体で一つの処
理系？ｉｌｒ’を成１−る或ンよのプロセッサユニット
、共通メモリＣｒｖｉおよび共通バスの競合制餌開）ｉ
ヲ司る共通バス１ｉｉｌＪ繍１１ｊｕ １７（ｔｅ １
３ Ｕなどが一不の共通バスＣ−Ｂ ［Ｊ ＳＶＣりＬ
ｆｉ１′、され、谷プロセッサユニット間で動物を行っ
／ヒリプロセッザユニットと共通メモリ間でアクセスが
実行されるようなＬＬ ＋Ｍ的ＪＪ＋、模の大きいマル
チプロセッサ４（′４造におけるインターナルバスｆｔ
ｒｌｌ １１１１１方式ＶＣｊ３’４づ−るものである
。
こついて（ｆまｐｆｌ来がら；・］！々の方式が採用さ
れているが、不発明はｔ４３１図にボ丁ような、プロセ
ッサユニットＰｔ１ｌ、 Ｐ（Ｊ２゜・・・・・ＰＵｎ
内にメモリ（１■゛ハ入出力１ｉｉｌＪ ｌｌ１ｉｌ
’Ｊ（ｉｃ＋ Ｃ）などケ含み、それ自体で一つの処
理系？ｉｌｒ’を成１−る或ンよのプロセッサユニット
、共通メモリＣｒｖｉおよび共通バスの競合制餌開）ｉ
ヲ司る共通バス１ｉｉｌＪ繍１１ｊｕ １７（ｔｅ １
３ Ｕなどが一不の共通バスＣ−Ｂ ［Ｊ ＳＶＣりＬ
ｆｉ１′、され、谷プロセッサユニット間で動物を行っ
／ヒリプロセッザユニットと共通メモリ間でアクセスが
実行されるようなＬＬ ＋Ｍ的ＪＪ＋、模の大きいマル
チプロセッサ４（′４造におけるインターナルバスｆｔ
ｒｌｌ １１１１１方式ＶＣｊ３’４づ−るものである
。
この種のシステムにおいて％−Ｊ（通バスＣ−Ｂｊ］Ｓ
全専有できるのは同時にはただ一つのプロセッサユニッ
トのみであるが、ＰｔＪｌ、 ＰｒＪ２・−・・ｐ’（
Ｊｌ＋の各プロセッサからの共通バスＣ−１３ＵＳアク
セス要求は同時に複数のプロセッサから発生することが
ある。このＣ−ＢＵＳアクセス要求の競合に対し・瞳光
１貝位付けを行いバス使用横ヲ各プロセッサにイー１与
するのが共通バスｆ！ｉｌＪ御回路ＣＢＣである。共通
バスｒＣ接ｍｌこされるプロセッサユニットの数が多く
共通バスアクセス要求が輻輳した場合、共通バス使用栴
全有していないプロセッサユニットの待時間が長くなる
ことがある。
全専有できるのは同時にはただ一つのプロセッサユニッ
トのみであるが、ＰｔＪｌ、 ＰｒＪ２・−・・ｐ’（
Ｊｌ＋の各プロセッサからの共通バスＣ−１３ＵＳアク
セス要求は同時に複数のプロセッサから発生することが
ある。このＣ−ＢＵＳアクセス要求の競合に対し・瞳光
１貝位付けを行いバス使用横ヲ各プロセッサにイー１与
するのが共通バスｆ！ｉｌＪ御回路ＣＢＣである。共通
バスｒＣ接ｍｌこされるプロセッサユニットの数が多く
共通バスアクセス要求が輻輳した場合、共通バス使用栴
全有していないプロセッサユニットの待時間が長くなる
ことがある。
一方、プロセッサユニ、）ＰＵ１ｒ例にとると、プロセ
ッサユニット内のインターナルバスｌ−，ＩＪＵＳｌに
接続された入出力機器Ｉ １０ｔへのプロセッサＰ１の
アクセス形’ｆｌｈ ’ｊｘ ＭＳυ］すると、まずプ
ロセッサＰ！はバストＢＵＳ＊に介してメモリＩ Ｍ、
１には格納されている制御卸プログラムおよびデータ
余人出力制御回路Ｉ（ＪＣＩへ転送する旨の命令を送る
（Ｓｔｅｐｌつ。
ッサユニット内のインターナルバスｌ−，ＩＪＵＳｌに
接続された入出力機器Ｉ １０ｔへのプロセッサＰ１の
アクセス形’ｆｌｈ ’ｊｘ ＭＳυ］すると、まずプ
ロセッサＰ！はバストＢＵＳ＊に介してメモリＩ Ｍ、
１には格納されている制御卸プログラムおよびデータ
余人出力制御回路Ｉ（ＪＣＩへ転送する旨の命令を送る
（Ｓｔｅｐｌつ。
また入出力制御回路ｌ０ＣＩにはメモリＩＭｔから送出
される内容全骨は取るように命令する（Ｓｔｅｐ２）。
される内容全骨は取るように命令する（Ｓｔｅｐ２）。
これＶＣよってメモリＩＭｌ と入出力ｆｉｔｆ制御回
路■αシ１とはダイレクトメモリアクセス（ＤＭＡ）転
送を行なう（Ｓｔｅｐ３）。ここでメモリＩＭ １がダ
イナミック形素子を使用している場合には、周期的にメ
モリＩＭｘのリフレッシュが必要である（Ｓｔｅｐ４）
。
路■αシ１とはダイレクトメモリアクセス（ＤＭＡ）転
送を行なう（Ｓｔｅｐ３）。ここでメモリＩＭ １がダ
イナミック形素子を使用している場合には、周期的にメ
モリＩＭｘのリフレッシュが必要である（Ｓｔｅｐ４）
。
３ｔｅｐ３ ｖＣついては入出力装置Ｉ１０！の転送速
度で定まる時間内ＶＣデータを転送することが安来され
る。また５ｔｅｐ４についても、メモリ ■へ４□の素
子ＶＣ定められた時間毎ＶＣＩＩフレソシーを実行しな
いとメモリ内容が消失してし゛まう。Ｓ ｔ ｅ ｐ
１および５ｔｅｐ２については待ち時間が発生しても５
ｔｅｐ３および５ｔｅｐ４のような外部条件ＶＣ起因す
る間；ｄは無い。
度で定まる時間内ＶＣデータを転送することが安来され
る。また５ｔｅｐ４についても、メモリ ■へ４□の素
子ＶＣ定められた時間毎ＶＣＩＩフレソシーを実行しな
いとメモリ内容が消失してし゛まう。Ｓ ｔ ｅ ｐ
１および５ｔｅｐ２については待ち時間が発生しても５
ｔｅｐ３および５ｔｅｐ４のような外部条件ＶＣ起因す
る間；ｄは無い。
ここで、プロセッサユニツ）ｌ’［，１１が共通バスＣ
−ＮＵＳアクセス権待ちの状態にある時、インターナル
バスＩＪＪＵＳ、はＰＩＶＣ占有されてｂｐｓｔｃｐ３
および３ｔｅｐ４のパスサイクル嬶：実イ丁できず１−
一−ち時間が長くなるとメモＩＪＩＭＩ 内のデータの
損失および消滅が発生する。
−ＮＵＳアクセス権待ちの状態にある時、インターナル
バスＩＪＪＵＳ、はＰＩＶＣ占有されてｂｐｓｔｃｐ３
および３ｔｅｐ４のパスサイクル嬶：実イ丁できず１−
一−ち時間が長くなるとメモＩＪＩＭＩ 内のデータの
損失および消滅が発生する。
このため従来は、コモンバス要求全行い共通バス使用権
？得てから共通バスサイクルを内起動するバスサイクル
分離方式と、入出力制御回路１０Ｃ内ｖＣテータ・バッ
ファメモリを・持ちデータの」套失全防止する方式など
が実施されているが、前者の場合［は共通バスアクセス
時のパフォーマンスが直下すること、後者の場合にはプ
ロセッサの命令４；４７：７ｉがｔ東（ｔ（ｌＣなった
り、回路が増加し不経済となることなどの欠点がある。
？得てから共通バスサイクルを内起動するバスサイクル
分離方式と、入出力制御回路１０Ｃ内ｖＣテータ・バッ
ファメモリを・持ちデータの」套失全防止する方式など
が実施されているが、前者の場合［は共通バスアクセス
時のパフォーマンスが直下すること、後者の場合にはプ
ロセッサの命令４；４７：７ｉがｔ東（ｔ（ｌＣなった
り、回路が増加し不経済となることなどの欠点がある。
従って木づ１つ明の目的は、パフォーマンスの低下およ
び命令イ１１造の複雑化奮起こＴことなく経済的なバス
競合ｆｉｉｌＪ御機能全有するプロセッサユニット葡Ｊ
是供することにある。
び命令イ１１造の複雑化奮起こＴことなく経済的なバス
競合ｆｉｉｌＪ御機能全有するプロセッサユニット葡Ｊ
是供することにある。
不発明ＶＣＪ：、れば、インターナルバス全弁してプロ
セッサと接続されるインターナルメモリおよび入出力制
御回路を有し、共通バスに接続されるプロセッサユニッ
トｖｃ＞いて、このプロセッサが共通バス１史用、、′
ｌ−町待ちの間にグロセッザユニット内のインターナル
メモリおよび入出力制御回路の動作全制御するインター
ナルバス制４ｉ１１回路金設けたこと奮特イ救とするバ
スサイクルスチール機能を有１−るプロセッサユニット
が得られる。
セッサと接続されるインターナルメモリおよび入出力制
御回路を有し、共通バスに接続されるプロセッサユニッ
トｖｃ＞いて、このプロセッサが共通バス１史用、、′
ｌ−町待ちの間にグロセッザユニット内のインターナル
メモリおよび入出力制御回路の動作全制御するインター
ナルバス制４ｉ１１回路金設けたこと奮特イ救とするバ
スサイクルスチール機能を有１−るプロセッサユニット
が得られる。
次に不発明の一実！２例を示す図面全参１．！Ｉ（、し
て不発明の詳細な説明する。
て不発明の詳細な説明する。
プロセッサユニットＰＵｎの構成ブロック図全示す第２
図において、プロセッサユニットＰＵｎはバスコントロ
ーラ１を、介して共通バスＣ−Ｌ５［ＪＳと接続されて
いる。プロセッサ２とインターナルバスｉ−Ｂ’ＵＳと
の同ＴｌＣｌよインターナルバスＩ −ＩＪ［ＪＳから
プロセッサ２全切１・（１ｆ″ｌＪ−ことができるバス
ドライバ３が設けらｉ′シている。インターナルバスＶ
ＣＪｉＩｊ７Ｃされたインターナルメモリ４および入出
力１１ｉ１１ （Ｉｎ回路５は通常！’１プロセッサ２
の制イｉ１．ｌＩヲうけて動作する。
図において、プロセッサユニットＰＵｎはバスコントロ
ーラ１を、介して共通バスＣ−Ｌ５［ＪＳと接続されて
いる。プロセッサ２とインターナルバスｉ−Ｂ’ＵＳと
の同ＴｌＣｌよインターナルバスＩ −ＩＪ［ＪＳから
プロセッサ２全切１・（１ｆ″ｌＪ−ことができるバス
ドライバ３が設けらｉ′シている。インターナルバスＶ
ＣＪｉＩｊ７Ｃされたインターナルメモリ４および入出
力１１ｉ１１ （Ｉｎ回路５は通常！’１プロセッサ２
の制イｉ１．ｌＩヲうけて動作する。
これらの回ｊ１６に接続されたインターナルバス制御ｉ
Ｉ′１１回路６は、プロセッサ２が共通バスイ更用権獲
得待ち（Ｃ１３ＷＩＴ）状態で入出力制御装置５からの
ＬＩＭＡ要求信号（１）ＭＡＲＱ、１〜ｎ）又はインタ
ーナルメモリ４からのリフレッシュ要求信号（＋？、Ｅ
ＰＨＱ）が発生するとインターナルバス使用禁止信号（
Ｂ１−ＮＩ−：ｌ） ｆｆｉ発生してプロセッサ２の待
ち時間を伸ばすとともにバスドライバ３全フローテイン
グさせてプロセッサ２をインターナルバス１ＪＪｔＪｓ
から切１’ｉｌｃ シＤ Ｍ Ａ又はリフレッシ−サイ
クル全起動する。
Ｉ′１１回路６は、プロセッサ２が共通バスイ更用権獲
得待ち（Ｃ１３ＷＩＴ）状態で入出力制御装置５からの
ＬＩＭＡ要求信号（１）ＭＡＲＱ、１〜ｎ）又はインタ
ーナルメモリ４からのリフレッシュ要求信号（＋？、Ｅ
ＰＨＱ）が発生するとインターナルバス使用禁止信号（
Ｂ１−ＮＩ−：ｌ） ｆｆｉ発生してプロセッサ２の待
ち時間を伸ばすとともにバスドライバ３全フローテイン
グさせてプロセッサ２をインターナルバス１ＪＪｔＪｓ
から切１’ｉｌｃ シＤ Ｍ Ａ又はリフレッシ−サイ
クル全起動する。
プロセッサ２が共通バス待ち状態でない時には、ＤＭＡ
ＩもＱ１〜ｎおよび１１．Ｅ’ＦｌｊＱ信号を受けると
プロセッサ２にホールド要求信号（Ｉ−］ Ｌｌ（、Ｑ
） ２送出し。
ＩもＱ１〜ｎおよび１１．Ｅ’ＦｌｊＱ信号を受けると
プロセッサ２にホールド要求信号（Ｉ−］ Ｌｌ（、Ｑ
） ２送出し。
プロセッサ２がホールド状態になるとＤＭＡ又はリフレ
ッシュサイクル全起動する。
ッシュサイクル全起動する。
次にこの回路の動作を更に第３図を参照して説明する１
、第３図は、プロセッサ２が共通バスをアクセストる命
令サイクルを開始し共通バス使用要求信号（Ｃ’１３１
（、Ｑ） ’ｔオンとし共通バス使用Ｗ１・可信号ＣＢ
Ｅ Ｎがオンと々るまで待ち状態となっている時に、
入出力ｆｌｊｌＪ Ｍ回路５からのＩＪＭ＆要求■か」
悦とメモリ４７ｊｈらのりスレッシ。要求几ＥＦ１？、
Ｑとが相次いで万ンとな、Ｑ、ＤＩＭサイクルとリフレ
ッシュサイクルが割込んで実行された場合のタイミング
チャートラ示している。
、第３図は、プロセッサ２が共通バスをアクセストる命
令サイクルを開始し共通バス使用要求信号（Ｃ’１３１
（、Ｑ） ’ｔオンとし共通バス使用Ｗ１・可信号ＣＢ
Ｅ Ｎがオンと々るまで待ち状態となっている時に、
入出力ｆｌｊｌＪ Ｍ回路５からのＩＪＭ＆要求■か」
悦とメモリ４７ｊｈらのりスレッシ。要求几ＥＦ１？、
Ｑとが相次いで万ンとな、Ｑ、ＤＩＭサイクルとリフレ
ッシュサイクルが割込んで実行された場合のタイミング
チャートラ示している。
プロセッサ２か許可信−ＮＣＢＥＮ）待ちの状態で入出
力制御回路５からｌ）ＭＡ要求信号（ＤＭＡ几Ｑ）が送
出されるとインターナルバス制御回路６は許可信号（Ｃ
１３ＥＮ）がオンかオフか全判定してこれがオフの場合
はインターナルバス使用禁止信号（ＢＩＮＨ）をオンと
すると共にＤＭＡ許可信号（ＤへトＮΔ］０ヲオンとし
Ｄ Ｍ Ａサイクルを入出力制御回路５に与える。プロ
セッサ２はＢ Ｉ Ｎ１−Ｉがオンであるので待ち状態
を；ｔｆｊ：続する。一方、バスドライバ３はＢ ｉ
Ｎ Ｉ−１信号によりフローテインク状態となりプロセ
ッサ２（はバスＩ−ＢＵＳから１すＴ放される。ＨＪＣ
はＤＭＡサイクルの終９で他のＤ１〜ＩＡ要求信号（１
）Ｍ−ＡＲＱ）とリフレッシュ要求信号（几Ｅｌ”Ｒ，
Ｑ）とがオンとなっていないか判定する。第３図の例で
はＬＬＥ −ＦＲ，Ｑ信号がオンであるため引続いてリ
フレッシュ許ＩＵ 信号（ＲＥＦ’Ａｌ０（ｚオンとし
てリフレッシ−”Ｊ’ｒクル全メモＩＪ ４ Ｋ与える
。この時１３ Ｉ Ｎ１−１ 信号Ｖユオン状態のまま
となりプロセッサ２ｉｌ″１′待ち状態全継続する。イ
ンターナルバス制イ１１１１回路６はリフレッシ−サイ
クルが、鰹了すると５１ｉｉ＋のｊ）へ４Ａ’［もＱ信
号はオフであるため、ＢｌＮｌ−１信号をオフとし、プ
ロセッサ２の待ち状態は解除される。従ってバスドライ
バ３はイネーブルとなる。この時点で共通バス使用許可
信号（Ｃ［１ＥＮ）はすでにオンとなっている。ここで
プロセッサ２ｉ１Ｊ：共通バス使用権ケ＠）て、プロセ
、す２のバス信号がバスコントローラＩＴＬ−介して共
通バスＣ−ＢＵ８ＶＣ出力され、共通バスアクセスザイ
クルが実イテされる。
力制御回路５からｌ）ＭＡ要求信号（ＤＭＡ几Ｑ）が送
出されるとインターナルバス制御回路６は許可信号（Ｃ
１３ＥＮ）がオンかオフか全判定してこれがオフの場合
はインターナルバス使用禁止信号（ＢＩＮＨ）をオンと
すると共にＤＭＡ許可信号（ＤへトＮΔ］０ヲオンとし
Ｄ Ｍ Ａサイクルを入出力制御回路５に与える。プロ
セッサ２はＢ Ｉ Ｎ１−Ｉがオンであるので待ち状態
を；ｔｆｊ：続する。一方、バスドライバ３はＢ ｉ
Ｎ Ｉ−１信号によりフローテインク状態となりプロセ
ッサ２（はバスＩ−ＢＵＳから１すＴ放される。ＨＪＣ
はＤＭＡサイクルの終９で他のＤ１〜ＩＡ要求信号（１
）Ｍ−ＡＲＱ）とリフレッシュ要求信号（几Ｅｌ”Ｒ，
Ｑ）とがオンとなっていないか判定する。第３図の例で
はＬＬＥ −ＦＲ，Ｑ信号がオンであるため引続いてリ
フレッシュ許ＩＵ 信号（ＲＥＦ’Ａｌ０（ｚオンとし
てリフレッシ−”Ｊ’ｒクル全メモＩＪ ４ Ｋ与える
。この時１３ Ｉ Ｎ１−１ 信号Ｖユオン状態のまま
となりプロセッサ２ｉｌ″１′待ち状態全継続する。イ
ンターナルバス制イ１１１１回路６はリフレッシ−サイ
クルが、鰹了すると５１ｉｉ＋のｊ）へ４Ａ’［もＱ信
号はオフであるため、ＢｌＮｌ−１信号をオフとし、プ
ロセッサ２の待ち状態は解除される。従ってバスドライ
バ３はイネーブルとなる。この時点で共通バス使用許可
信号（Ｃ［１ＥＮ）はすでにオンとなっている。ここで
プロセッサ２ｉ１Ｊ：共通バス使用権ケ＠）て、プロセ
、す２のバス信号がバスコントローラＩＴＬ−介して共
通バスＣ−ＢＵ８ＶＣ出力され、共通バスアクセスザイ
クルが実イテされる。
プロセッサ２の共通バス使用要求１汀号（ＩＲＱ）が−
１１，可信号（ＣＩ３ＥＮ）がオフの峙に発生した場合
ｖｃＢ、プロセソ゛す°２は直ちに共通バスアクセスサ
イクルが実行できる。この共通バスアクセスサイクル実
行中ｖｃ Ｄ ＩＭ Ａ 請求信号（Ｄへ４ＡＲＱ ）
、およびりフレッシュ要求信号（ＩｔＥｌｉ’几Ｑ）
が発生した場合には、インターナルバス制御回路６はプ
ロセッサ２ ＶＣ対ｔ、 テボールド要求信号（ＨＬＩ
も（之）ヲオントして共通バスアクセスザイクル実行談
にプロセッサ２がホールド状態となってからＩＪＭＡ又
はリフレッシュサイクル全実行する。
１１，可信号（ＣＩ３ＥＮ）がオフの峙に発生した場合
ｖｃＢ、プロセソ゛す°２は直ちに共通バスアクセスサ
イクルが実行できる。この共通バスアクセスサイクル実
行中ｖｃ Ｄ ＩＭ Ａ 請求信号（Ｄへ４ＡＲＱ ）
、およびりフレッシュ要求信号（ＩｔＥｌｉ’几Ｑ）
が発生した場合には、インターナルバス制御回路６はプ
ロセッサ２ ＶＣ対ｔ、 テボールド要求信号（ＨＬＩ
も（之）ヲオントして共通バスアクセスザイクル実行談
にプロセッサ２がホールド状態となってからＩＪＭＡ又
はリフレッシュサイクル全実行する。
共通バス１更用要求信号（ＣＬｌｌｔＱ）がオンとなる
とバスコントローラ１は共通パス制御回路ＣＢＣＫ対し
て共通バス使用要求信号（ＢＲ，Ｑｎ ）を発行する。
とバスコントローラ１は共通パス制御回路ＣＢＣＫ対し
て共通バス使用要求信号（ＢＲ，Ｑｎ ）を発行する。
共通バス制御回路ＣＢ３ Ｃは定められた共通バス使用
権凌先ＩＩＭ位に従い共通バス使用４１丁がプロセッサ
ユニットＰＵｎに与えられた時に共通バス使用管・′「
可信号（ＵＡＣＫｎ ） ｋ返す。バスコントローラＩ
は、ＡＣＫｎがオンとなると内部の共通バス使用許可信
号勿オンとし共通バス使用権が得られたこと全インタ−
バス制御回路６ｖＣ通知する。
権凌先ＩＩＭ位に従い共通バス使用４１丁がプロセッサ
ユニットＰＵｎに与えられた時に共通バス使用管・′「
可信号（ＵＡＣＫｎ ） ｋ返す。バスコントローラＩ
は、ＡＣＫｎがオンとなると内部の共通バス使用許可信
号勿オンとし共通バス使用権が得られたこと全インタ−
バス制御回路６ｖＣ通知する。
以上の説明から、本発明ＶＣよるバスｆｌｉｌＪ御方式
において（は、プロセッサが共通バス使用（ｍ待ちの状
Ｈ７Ｑｉを継続してもデータの損失が発生しないため。
において（は、プロセッサが共通バス使用（ｍ待ちの状
Ｈ７Ｑｉを継続してもデータの損失が発生しないため。
一度バス使用権をイ４）だプロセッサはバス使用権をそ
のシステムで許されるＦｌ、７間のｉ１１χ囲で保持し
続は他のプロセッサを強制的に待たせることも可１１１
２である。又、共通バス上のプロセッサ数の１ｌｉｌｌ
眠は血気的条件ｋ ｆ慮しなければ太’ｌ’ｊ＋ｉ Ｖ
Ｃ緩オＩＪされることになる。
のシステムで許されるＦｌ、７間のｉ１１χ囲で保持し
続は他のプロセッサを強制的に待たせることも可１１１
２である。又、共通バス上のプロセッサ数の１ｌｉｌｌ
眠は血気的条件ｋ ｆ慮しなければ太’ｌ’ｊ＋ｉ Ｖ
Ｃ緩オＩＪされることになる。
本発明は以上説明したようＶＣプロセッサがＣ−１３［
Ｊ Ｓ １史用権獲得の待ち状態ｖｃ Ｌ−いて、１．
）ＭＡＡサイクルリフレッシュサイクル等の内部バスサ
イクルを実行できる’ｆ！＆造とすることＶＣより、バ
ス使用効率の高い、経済的なマルチプロセッサシステム
が（１り築できる。
Ｊ Ｓ １史用権獲得の待ち状態ｖｃ Ｌ−いて、１．
）ＭＡＡサイクルリフレッシュサイクル等の内部バスサ
イクルを実行できる’ｆ！＆造とすることＶＣより、バ
ス使用効率の高い、経済的なマルチプロセッサシステム
が（１り築できる。
第１図はマルチプロセッサシステムの回路ｊ５Ｑ成を示
す図、第２図は本発明の一実力（４例によるプロセノザ
システムを・示づ一図、第３１囚はプロセッサシステム
のし■力作ｋ ＋ｕ１’、 ’ｊ’ｊするタイムチャー
トである。 ■ バスコントｆ」−ラ、２ 、・プロセッサ、３゛
バスドライバ回路、４・・・・インターナルメモリ ｊ
５ ・ 人出力ｆｌｉ！Ｉ 釧１回いτ１．６・・・・
・インターナルバスｉｌｉ！ｌ ｒ卸回路。 箔／閏 ＰＵル 第 ２ 図
す図、第２図は本発明の一実力（４例によるプロセノザ
システムを・示づ一図、第３１囚はプロセッサシステム
のし■力作ｋ ＋ｕ１’、 ’ｊ’ｊするタイムチャー
トである。 ■ バスコントｆ」−ラ、２ 、・プロセッサ、３゛
バスドライバ回路、４・・・・インターナルメモリ ｊ
５ ・ 人出力ｆｌｉ！Ｉ 釧１回いτ１．６・・・・
・インターナルバスｉｌｉ！ｌ ｒ卸回路。 箔／閏 ＰＵル 第 ２ 図
Claims (1)
- インターナルバスを介してプロセッサと接続されるイン
ターナルメモリおよび入出力！１ｉｌｊ御回路をイ」シ
、共通バスＶＣ接続されるプロセッサユニットにおいて
、前記プロセッサが前Ｎｅ共通バス使用許可待ちの間に
前記インターナルメモリおよび前記入出力ｆｌｊｆ制御
回路の動作’ｘ ｔｌｊｌＪ御するインターナルバス制
御回路ケ設けたこと全特徴とするパスザイクルスチール
似能葡有するプロセッサユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357583A JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17357583A JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065366A true JPS6065366A (ja) | 1985-04-15 |
| JPS6336543B2 JPS6336543B2 (ja) | 1988-07-20 |
Family
ID=15963102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17357583A Granted JPS6065366A (ja) | 1983-09-20 | 1983-09-20 | バスサイクルスチ−ル機能を有するプロセツサユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266655A (ja) * | 1988-04-19 | 1989-10-24 | Mitsubishi Electric Corp | バス中継回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06116966A (ja) * | 1992-10-08 | 1994-04-26 | Natl House Ind Co Ltd | Ｐｃ基礎セット治具 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
-
1983
- 1983-09-20 JP JP17357583A patent/JPS6065366A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5470742A (en) * | 1977-11-16 | 1979-06-06 | Matsushita Electric Ind Co Ltd | Data bus control system |
| JPS56118127A (en) * | 1980-02-22 | 1981-09-17 | Hitachi Ltd | Data transmission system and bus coupler |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266655A (ja) * | 1988-04-19 | 1989-10-24 | Mitsubishi Electric Corp | バス中継回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336543B2 (ja) | 1988-07-20 |
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