JPS6059415A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理装置間を接続する伝送路の接続状態
検出及びデータ処理装置の運用状態を検出するために、
データ処理装置に設けられ。

対向するデータ処理装置から伝送路を介して送られてく
るクロック信号の断を検出するクロック断検出回路に関
する。

従来、この種のクロック断検出回路は単にクロック様信
号（真のクロック信号とクロック信号に似た信号を含む
）の有無によりり０７クイ１１号断検出を行っていた。

そのため、伝送路十に外来ノイズが誘起し１ｇ起し／こ
外来ノイズがクロック信号にみえるような場合、誤動作
し易い欠点をもっていた。

即ち、上記従来の欠点を更に具体的に述べると、クロッ
ク信号が伝送路を電圧差動インクフエースで伝送されて
いるとき、クロック信号駆動側データ処理装置の電源供
給が断になると。

インタフェースの差動電圧レベルは不確定となり、イン
タフェースノイズマージンは保証されない。この状態の
とき伝送路に外来ノイズが誘起されると、受端側データ
処理装置は、外来ノイズをクロック信号と見違う誤動作
が発生する２即ち、従来は単にクロック様信号の有無で
クロック信号の有無を判定したので、単発的な外来ノイ
ズでもクロック信号出力とみなし、単発的な外来ノイズ
がなくなったときに初めてクロック信号の断を検出する
という不都合が発生していた。

本発明の目的は上記従来の欠点を解決したクロック断検
出回路を提供することにある。

本発明によれば、データ処理装置に設けられ。

を検出するクロック断検出回路において、クロック様信
号を受信するクロック信号受信手段と。

このクロック信号受信手段で受信したクロック様信号を
一定時間毎に計数する割数手段と、この計数手段による
計数値をこの計数手段の動作に同期して一定時間毎に解
読し、この解読した値が所定の計数値の範囲内にあると
きトリガ信号を出力する解読手段と、このトリガ信号の
出力間隔を監視し、一定間隔以内にこのトリガ信号出力
がなければクロック信号の断状態とみなす判定手段と、
前記計数手段と前記解読手段との動作を制御する制御手
段とからなるクロック断検出回路が得られる。

即ち１本発明者は、相手側から送られてくる真のクロッ
ク信号が、予め定められたレート（伝送速度）で送られ
てくることに着目し７た。

そこで２本発明では、受信したクロック様信号を一定時
間毎に計数し２割数した値を解読し。

解読した値が前記レートに対応する割数値の範囲外であ
ればクロック信号の断状態であると判定している。

このような構成の本発明によるクロック断検出回路をデ
ータ処理装置に備えることにより。

クロー７り信号駆動側データ処理装置の供給電源断時等
に、伝送路に単発的外来ノイズが誘起されても、受端側
データ処理装置は、単発的外来ノイズによるクロック様
信号の一定時間毎の解読値が前記レートに対応する割数
値範囲外なので、クロック信号断状態と判定できる。又
、クロック信号受信時において、受信し７たクロック信
号に多少ノイズが含まれていても、その場合の解読値が
前記レートに対応する計数値範囲内であれば、クロック
信号出力状態と判定できる。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明によるクロック断検出回路の構成を示Ｌ
７たブロック図である。図において。

１は伝送路からの受信信号ａの中からクロック様信号す
を受信するレシーバ、２はレシーバ１で受信したクロッ
ク様信号すを割数するカウンタ回路、３はカウンタ回路
２で計数された計数値ｄを解読するデコーダ回路、４は
デコーダ回路からのトリガ信号ｅを入力してクロック信
号の断状態を判定するクロック断判定回路、５はカウン
タ回路２とデコーダ回路５の動作を制御′、ｒ１するだ
めのタイミング回路である。

以下、第１図の回路の動作を詳細に説明する。

伝送路から入力する受信信号ａのうちクロック様信号（
真のクロック信号及びクロック信号に似た信号）ｂがレ
シーバ１で受信される。ここで、真のクロック信号は一
定周期をもっている。

クロック様信号すはカウンタ回路２に入力する。

カウンタ回路２はクロック様信号すの立上りにより割数
動作をし、タイミング回路５からつねに正常入力時クロ
ック周期の固定倍数周期のタイミングでカウンタクリア
信号ＣＩを受け、この時点からクロックを計数する。な
お、カウンタクリア信号Ｃ１は、カウンタ回路２の最大
言１数値以内の倍数で、かつカウンタ回路２が受信クロ
ックを十分な値に割数できる周期をもつ。タイミング回
路５は、上記のようにカウンタ回路２に対してカウンタ
クリア信号Ｃ３を与えるとともに、デコーダ回路乙に対
してカウンタクリア信号Ｃ１から常に一定タイミングを
もってテコートタイミング信号Ｃ２を与える。デコーダ
回路６は、カウンタ回路２の計数値ｄを正常入力時のク
ロック信号がカウンタクリア信号Ｃ４からデコードタイ
ミング信号Ｃ２寸でに割数される値と対比し、カウンタ
回路２の計数値ｄが正常時入力のカウンタ値の範囲内で
あれば、クロック断判定回路４に対してトリガ信号ｅを
出力する。クロック断判定回路４は、デコーダ回路６か
ら出力されるトリガ信号ｅの出力間隔を監視し、一定間
隔以内にトリガ信号ｅがなければクロック信号が断であ
ると判定する。

第２図は第１図に示したブロックの具体的一実施例を示
した回路図である。図において、１は伝送路からの受信
信号ａを受信するレシーバであり、２はカウンタ回路で
、レシーバ１からのクロック様信号すの立上りで言」数
し、タイミング回路５からのカウンタクリア信号Ｃ１に
より非同期カウンタクリアをうける１６進バイナリカウ
ンタである。６はデコーダ回路で、カウンタ回路２の出
力ｄ（ｄ（＋６）＝　ｄ４　ｄ３ｄ２ｄ＋　（２）　）
のうち信号ｄ３を否定した信号ｄ（を出力するイ／・・
−タ６１と、カウンタ回路２の出力ｄ４　＋インバータ
６１の出力ｄ≦、及びタイミング回路５からのテコーダ
タイミング信号なるストローブ信号Ｃ２を受けるＮＡＮ
Ｄゲート３２からなる。４はクロック断判定回路で、　
ＮＡＮＤゲート３２から出力されるトリガ信号ｅの立上
りでトリガされる再トリガ機能をもった単安定マルチバ
イブレーク４１と、単安定マルチバイブレーク４１の出
力ｉをセット入力端子Ｓに供給した七ソトリセノトフリ
ノプフロノプ４２からなり、十）ｉ・リセットフリップ
フロップ４２は信号ｌの論理ＩＩ　Ｏ１１でセットされ
る。なお、単安定マルチ・・イブレータ４１の再トリガ
は、正常入力時クロック信号周期の約２０倍以内にトリ
ガ信号ｅがあればかかり、単安定マルチバイブレーク４
１の出力１は、再トリガをかけられている間安定した論
理＋１１ｎを出力する。５はタイミング回路で、カウン
タ回路２のクリアのタイミングとカウンタ回路２の計数
値ｄのサンプルタイミングを制御する。即ち、タイミン
グ回路５は、カウンタ回路２のクリアのため、正常人力
時のクロック周期の１６倍の周期をもち正常人力時のク
ロック周期と同じパルス幅の信号なるカウンタクリア信
号Ｃ１をカウンタ回路２へ出力し、カウンタ回路２の計
数値サンプルのため、カウンタクリア信号Ｃ１を出力し
てから正常人力時クロック周期の約１０倍遅れたタイミ
ングで正常人カ時クロック周期の１／２のパルス幅の信
号なるストローブ信号Ｃ２をＮＡＮＤゲート３２に出力
する。

次に、第２図の回路の動作を第５図に示したタイムチャ
ートをも参照し２て更に詳細に説明する。

受信信号ａは、正常入力時Ｎには周期Ｔ、のクロック信
号であって、レシーバ１に入力し、レシーバ１はクロッ
ク様信号ｂ（正常人力時Ｎではクロック信号に等しい）
を出力する。クロック様信号すはカウンタ回路２の加算
クロックに入力する。カウンタ回路２ば、タイミング回
路５から、クロック周期Ｔ、の１６倍周期Ｔ２でクロッ
ク周期’ｒ＋に等しいパルス幅Ｔ３のカウンタクリア信
号Ｃ１を常時うけ、このカウンタクリア信号Ｃ１により
カウンタクリアされたのちはクロック様信号すにより加
算計数する動作を行う。

カウンタ回路２の出力ｄとしては、クロック様信号すの
２分周出力ｄ、、４分周出力ｄ２，８分周出力ｄ３＋及
び１６分周出力ｄイがある。

ＮＡＮＤゲート３２はデコーダとしての機能を果す。即
ち、カウンタクリア信号Ｃ１の立下りより正常入力時Ｎ
のクロック周期Ｔ１の約１ｏ倍たったＴ４のところで、
クロック周期Ｔ１の１／２のパルス幅Ｔ５の間、タイミ
ング回路５から出力されるストローブ信号Ｃ２が、論理
ＩＩ　Ｉ　１１となって計数デコード要求をする。この
とき、カウンタ回路２の出力ｄは、正常にクロック受信
している場合Ｎでちれば”　（１６）〜Ａ（１，、、（
ｄ、　ｄ３ｄ２ｄ、＝１００１（２，〜１０１０，２）
）で、信号ｄ、は論理１１１１“、信号ｄ３は論理ＩＩ
　Ｑ　ＩＩ、信号ｄ３は論理ＩＩ　Ｉ　ＩＩと表示され
る。

（なお、信号ｄ４が論理ＩＩ　ｉ　１１でかつ信号ｄ３
が論理“’０”（信号ｄ３が論理°゛１“）を表示する
のは。

ソｙ　ｔンタ回路２の計数値ｄが”（＋６）〜Ｂ（＋６
）の間である。）従って、　ＮＡＮＤゲート３２は、信
号ｄ４が論理パ１“、信号ｄ３が論理“１１ｎのときに
ストローフ信号Ｃ２（論理°“１“）を受けると、正常
にクロック信号が受信されていると判断し、て。

トリガ信号ｅを再トリガ機能をもつ単安定マルチバイブ
レーク４１に出力する。

単安定マルチバイブレーク４１の出力ｉは。

トリガ信号ｅを受けてからクロック周期Ｔ、の約２０倍
たった７６以内に再びトリガ信号ｅを受けると角トリガ
され、安定した論理ＩＩ　Ｉ　１１の信号をυ」力する
が、再トリガされないと論理ＩＩ　Ｉ　ＩＩがら論理“
′０１′になる。一方、　ＮＡＮＤゲート３２は。

前述したように、受信クロックを正常に受けている間Ｎ
、）リガ信号ｅをクロック周期Ｔ１の１６倍周期で常時
出力する。これにより、正常にクロック信号を受信して
いる間Ｎば、単安定マルチバイブレータ４１の出力１が
常に論理”１１１を出力し続け、従って、クロック信号
の断を判定スル七ソトリセノトフリノプフロノプ４２は
セットされない（信号ｆが論理゛０“）。

しかし１時刻ｔ１で、正常にクロック信号を受信してい
る状態Ｎから受信クロックが断の状態Ａになると、それ
以後カウンタ回路２の出力ｄは、ストローフ信号Ｃ２が
出力するタイミング（時刻ｔ２）で正常入力時Ｎのよう
に９（１６）〜Ａ（＋６）にならず、即ち信号ｄ、ＶＪ
、論理°゛０゛、信号ｄ３も論理ＩＩ　Ｄ　１１である
。そのため、ＮＡＮＤゲート６２は２時刻ｔ２でストロ
ーブ信号Ｃ２を受けてもタロツク断状態としてトリガ信
号ｅを出力しない。

これにより、単安定マルチパイブレ・−り４１の再トリ
ガ人力がなくなり、単安定マルチバイブレータ４１の出
力ｉは９時刻ｔａ　（時刻も。で連続したｌ−ＩＪガ信
号ｅの最後のトリガ信号ｅを受けてからクロック周期Ｔ
、の約２０倍たっプζＴ。

の時点゛）で論理“ｌ　Ｉ　ＩＩから論理′”０″にな
る。従−）テ、七ノトリセノトフリノグフロノグ４２は
。

時刻ｔ３で信号ｉの論理１１１“から論理゛０“の変化
をうけて七ノド状態になり、クロック断検出表示信号ｆ
を論理ＩＩ　ＯＩＩから論理ＩＩ　Ｉ　ＩＩにする。

なお、第６図に示すクロック断状態Ａにおける受信信号
ａのＸは外来ノイズである。クロック断状態Ａにおいて
、このような単発的外来ノイズＸを受けても、クロック
回路２の出力ｄは。

多少の加算しかしないため、ストローブ信号Ｃ２を受け
た時点でも正常入力時Ｎにおける計数値８（＋６）〜Ｂ
（１６）に満たないので、　ＮＡＮＤゲート３２はトリ
ガ信号ｅを出力しない。従って、クロック断状態Ａにお
いて社、単発的外来ノイズＸがあっても、単安定マルチ
バイブレーク４１の出力１は安定した論理ＩＩ　Ｏ１１
であるため、七ソ］・リセットフリップフロップ４２か
ら出力されるクロック断検出表示信号ｆは論理°゛１′
を保持し。

従来のようにノイズによってクロック信号が有りと誤っ
て判断することはない。

又、クロック信号受信時Ｎにおいて、真のクロック信号
に多少のノイズが混入して、ストローブ信号Ｃ２を受け
た時点のカウンタ回路２の出力ｄが９（＋６）〜Ａ（＋
６）から多少変動したとしても。

ストローブ信号Ｃ２を受けた時点で”（＋６．〜Ｂ（＋
６１の間にある間は、正確にクロック受信時Ｎであると
判断できる。

本発明は以上説明したように、伝送路に誘起したノイズ
による異常なりロック信号による悪影響を防止でき、対
向するデータ処理装置からのタロツク信号の出力状態を
正確に判断することができるという効果がある。

【図面の簡単な説明】

第１図は本発明によるクロック断検出回路の構成を示し
たブロック図、第２図は第１図に示したブロックの具体
的一実施例を示（−た回路図。 第６図は第２図の各部の波形を示（〜たタイツ、チャー
トである。 １・・・レノーバ、２・・・カウンタ回路、３・・テコ
ーダ回路、６１・・・インバータ、３２・・６人力ＮＡ
ＮＩ）ゲート、４・・・クロック断判定回路、４１・・
・再トリガ形単安定マルチバイブレーク、４２・・・セ
ノトリセットフリップフロノブ グ回路。

Claims (1)

1. 【特許請求の範囲】 １、データ処理装置に設けられ、該データ処理装置と対
   向するデータ処理装置から伝送路を介して送られてくる
   クロック信号の断を検出するクロック断検出回路におい
   て、クロック様信号（真のクロック信号及びクロック信
   号に似た信号を含む）を受信するクロック信号受信手段
   と。 該クロック信号受信手段で受信した前記クロック様信号
   を一定時間毎に計数する計数手段と。 該計数手段による計数値を該割数手段の動作に同期して
   一定時間毎に解読シ２．該解読した値が所定の計数値の
   範囲内にあるときトリガ信号を出力する解読手段と、該
   トリガ信号の出力間隔を監視し、一定間隔以内に該トリ
   ガ信号出力がなければクロック信号の断状態とみなす判
   定手段と、前記計数手段と前記解読手段との動作を制御
   する制御手段とからなるクロック断検ＩＪｊ　［Ｌ−！
   １路。