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JPS6055593A - 擬似スタティックメモリ - Google Patents

擬似スタティックメモリ

Info

Publication number
JPS6055593A
JPS6055593A JP58163457A JP16345783A JPS6055593A JP S6055593 A JPS6055593 A JP S6055593A JP 58163457 A JP58163457 A JP 58163457A JP 16345783 A JP16345783 A JP 16345783A JP S6055593 A JPS6055593 A JP S6055593A
Authority
JP
Japan
Prior art keywords
high level
clock
low level
internal clock
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58163457A
Other languages
English (en)
Other versions
JPH0311034B2 (ja
Inventor
Yasaburo Inagaki
稲垣　弥三郎
Kazuo Nakaizumi
中泉　一雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58163457A priority Critical patent/JPS6055593A/ja
Priority to DE19843432799 priority patent/DE3432799A1/de
Priority to US06/647,573 priority patent/US4688196A/en
Publication of JPS6055593A publication Critical patent/JPS6055593A/ja
Publication of JPH0311034B2 publication Critical patent/JPH0311034B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の稿する技術分野〕 本発明は擬似スタティックメモリに関する。
〔従来技術〕
半導体メモリは微細加工技術の進歩と共に集積度の向上
がなされてきた。特にダイナミックメモリでは、メモリ
セルの構造が簡単であるため、高集積化が可能であ〕、
低価格という利点がある。
ところがメモリセルがダイナミック回路であるため、ス
タンドバイ時にもメモリセルの内容を定期的にリフレッ
シュしなければならず、外部コントロール系が複雑にな
るという欠点がある。この欠点を改善するため、内部リ
フレッシュ回路を内蔵し、スタンドバイ時には自動的に
リフレッシ具を行なう擬似スタティックメモリの開発が
行なわれるようになってｔた。
擬似スタティックメモリのリフレッシュモードにはＲＦ
８Ｈ端子にクロックパルスを印加して自動的にリフレッ
シ具を行なうパルスリフレッシュモードと、　ＲＦＳＩ
（端子を低レベルに保って、内部タイマ回路で決められ
る一定周期で自動的にリフレッシ具を行かうセルフリフ
レッシェモードがめるＯ セルフリフレッシニモード時、リフレッシェに要する電
流は内部タイマ周期すなわちリフレツシ二周期に反比例
して減少するが、外部クロックの入力段で消費される直
流電流は減少せず、全電流が少なくならないという欠点
があった。
かかる従来の擬似スタティックメモリの一例の外部クロ
ックの入力段の回路図を第１図に示す。ｐチャネルＭＯ
８）ランジスタ（以下、ｐ　−ＭＯＳ　Ｔという。）Ｑ
；とｎチャネルＭＯ８）７ンジスタ（以下、ｎ−ＭＯ８
Ｔという。）Ｑ２からなるインバータで構成され、ｐ−
ＭＯ８ＴＱ１のドレインは内部クロックＲＡＳ　、ゲー
トは外部クロックＲＡＳ。
ソースは電源ＶＣＣに、又ｎ−ＭＯ８ＴＱ’２のドレイ
ンは内部クロックＲＡＳ’　、ゲートは外部クロックＲ
ＡＳ　、ソースは４ｆ！、蜜＋＆にそれぞれ接続されて
いる。この従来例では、外部クロックがＴＴＬレベルの
場合、入カイ／バータに直流電流が流れ。
消費電流が大きいという欠点があった。
〔発明の目的〕
本発明の目的は、上記欠点を除去することによシ、セル
フリフレッシ二モード時、外部クロック入力段に流れる
直流電流を零にし、消費電流を低減した擬似スタティッ
クメモリを樟供することにある。
〔発明の構成〕
本発明の擬似スタティックメモリは、内部リフレッシュ
回路を内蔵した擬似スタティックメモリにおいて、一方
の入力が外部クロックに他方の入力が内部クロックに接
続された２人力ＮＯＲ回路を外部クロックの入力段とし
て含む仁とから構成される。
〔実施例の説明〕
以下１本発明の実施例について図面を参照して説明する
。
第２図は本発明の一実施例の要部を示す回路図である。
本実施例は、内部リフレッシュ回路を内蔵した擬似スタ
ティックメモリにおいて、一方の入力が外部クロックＲ
ＡＳに他方の入力が内部クロックｐｃに接続されたｐ−
ＭＯ８Ｔ　Ｑｔｏ　＋　Ｑｌｌとｎ　−ＭＯ８Ｔ　Ｑ１
２　ｅ　Ｑｌｌｌからなる２人力Ｎ０７１回路８を外部
クロックＲＡＳの入力段として含むことがら構成される
。
ｐ　−ＭＯ８Ｔ　Ｑｌｏのドレインは節点４に、ゲート
は外部クロックＲ，Ａｓ　Ｋ、ソースは電源ＶｃｃＫｓ
ｐ−ＭＯ８ＴＱ１１のドレインは節点５に、ゲートは内
部クロックＰＣに、ソースは節点４に、ｎ　−ＭＯ８Ｔ
Ｑ１２のドレインは節点５に、ゲートは外部クロックＲ
ＡＳに、ソースは接地電位に、ｎ　−ＭＯ８ＴＱ１３の
ドレインは節点５に、ゲートは内部クロックＰＣＫ、ソ
ースは接地電位にそれぞれ接続されている。なお、第２
図は外部クロックＲＡＳ及びリフレッシュ制御クロック
ＴｔＦＳＨの入力回路を示しておＦ）＊　（ｈ　、Ｑｓ
　＋Ｑｓ　＋Ｑｓ　５Ｑ１０＋　Ｑ１ｔｗＱ１４１Ｑ１
６１Ｑ１７はｐ−ＭＯ８Ｔで６Ｊ）、Ｑ２．Ｑ４・Ｑ５
　＊　Ｑ７　＊　Ｑｓ　、　（ｈ２書Ｑｌｉ　ＱｌＢｌ
　ＱｌＢｌ　Ｑ１９はｎ−ＭＯ８Ｔである。ＲＦＱ　、
　ＲＦ　、　Ｒ，Ａｓ’は内部クロックを示す。
次に、第３図に示すタイムチャートを参照して本実施例
の動作を説明する。
時刻ｔ１でｉｔ、Ｆ８Ｈクロックが高レベルから低レベ
ルに変化すると１節点ｌは高レベルにすｌＥ５− 内部クロックＲＦＱが低レベルであるため１節点２は高
レベルを保持する。時刻ｔ２で内部クロックＲＦが高レ
ベルから低レベルに変わると、内部クロックＴＬＡ８’
が高レベルになり、リフレッシュが行なわれ１時刻ｔ８
でリフレッシュが終了し。
内部クロックＲＦが低レベルから高レベルに変わる。Ｒ
Ｆ８Ｈクロックが低レベルを保持し続けると。
時刻ｔ５で内部クロックＩＩＦＱが低１／ペルから高レ
ベルに変わシ、セルフリフレッシ瓢モードになると１節
点２が低レベルに、内部クロックＰＣが高レベルに変化
し、ｐ−ＭＯ８Ｔ　Ｑｌｌがオフし、外部クロックＴｔ
Ａ８の入力段の直流電流をし中断する。時刻ｔ６で内部
クロックＴＬＦ’が高レベルカラ低レベルに変わると、
内部クロックＲＡＳ’が高レベルになルリフレック瓢が
行なわれ１時刻ｔ７でリフレッシュが終了し、内部クロ
ックＲ，Ｆが低レベルから高レベルに変わる。時刻ｔ８
でＴＬＦ８Ｈクロックが低レベルかう高レベルに変わり
、セルフリフレッシュモードを解除すると１節点ｌが低
レベル、節点２が高レベルになシ、内部クロックＰＣ６
一 が時刻【９で低レベルになる。
以上説明したように、セルフリフレッシ二モードの期間
は、内部クロックＰＣが高しベルヲ保持しく時刻１５〜
時刻ｔ９）、　ｐ　ＭＯ８ＴＱ１１がオフ状態であるた
め、外部クロックＴＬＡ８の入力段に流れる直流電流径
路がなくなシ、電流が流れなくナル。従って、セルフリ
フレッシュモート時ノ消費電流を低く抑えることが可能
となる。
〔発明の効果〕
以上、詳細に説明したとおり１本発明の擬似スタティッ
クメモリは、外部クロックと内部クロックを入力とする
２人力ＮＯＲ回路を外部クロックの入力段として備え、
セルフリフレッシェモード時に内部クロックを高レベル
にすることによル。
入力手段をし中断してしまうため、従来のように入力段
に直流電流は流れなくなり、消費電流を少く抑えること
ができるという効果を有している。
【図面の簡単な説明】
第１図は従来の擬似スタティックメモリの一例の外部ク
ロックの入力段の回路図、第２図は本発明の一実施例の
要部を示す回路図、第３図は第２図の動作を説明するタ
イば／グチヤードである。 １〜７・・・・・・節点、８・・・・・・２人力Ｎ０Ｔ
Ｌ回路−ＱｌｌＱ３勝Ｑ６自Ｑｓ　５Ｑ１０＊Ｑ１１１
Ｑ１４曹Ｑ１６滲Ｑ１７□１°…ｐチャネルＭＯ８トラ
ンジスタ、　Ｑ２　、　Ｑ４　＋　Ｑｓ　＊ＱｔｓＱｏ
ｓＱｔｇ＊Ｑｔｓ　ｓＱ１！ｉ＊Ｑ１１ＬＱ１９”・・
・・’チャネルＭＯ８トランジスタ、ＰＣ，１１，ＦＱ
、ＲＦ。 ＲＡＳ’・・・・・・内部クロック、ＲＦ８Ｈ・・・・
・・リフレッシュ制御クロック、ＲＡＳ・・・・・・外
部クロック、　Ｖｃｃ・・・・・・電源。

Claims (2)

    【特許請求の範囲】
  1. （１）　内部リフレッシ具回路を内蔵した擬似スタティ
    ックメモリにおいて、一方の入力が外部クロックに他方
    の入力が内部クロックに接続された２人力ＮＯＲ回路を
    外部クロックの入力段として含むことを特徴とする擬似
    スタティックメモリ。
  2. （２）セルフリフレッシ工時に前記内部クロックを高レ
    ベルにすることからなる特許請求の範囲第（１）項記載
    の擬似スタティックメモリ。
JP58163457A 1983-09-06 1983-09-06 擬似スタティックメモリ Granted JPS6055593A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58163457A JPS6055593A (ja) 1983-09-06 1983-09-06 擬似スタティックメモリ
DE19843432799 DE3432799A1 (de) 1983-09-06 1984-09-06 Dynamische halbleiterspeicheranordnung mit geringerem energieverbrauch beim internen regenerationsbetrieb
US06/647,573 US4688196A (en) 1983-09-06 1984-09-06 Semiconductor dynamic memory device with less power consumption in internal refresh mode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58163457A JPS6055593A (ja) 1983-09-06 1983-09-06 擬似スタティックメモリ

Publications (2)

Publication Number Publication Date
JPS6055593A true JPS6055593A (ja) 1985-03-30
JPH0311034B2 JPH0311034B2 (ja) 1991-02-15

Family

ID=15774243

Family Applications (1)

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JP58163457A Granted JPS6055593A (ja) 1983-09-06 1983-09-06 擬似スタティックメモリ

Country Status (3)

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US (1) US4688196A (ja)
JP (1) JPS6055593A (ja)
DE (1) DE3432799A1 (ja)

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