JPH0223957B2

JPH0223957B2 -

Info

Publication number: JPH0223957B2
Application number: JP56171684A
Authority: JP
Inventors: Akira Osami
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-10-27
Filing date: 1981-10-27
Publication date: 1990-05-25
Also published as: US4570242A; GB8427937D0; JPS5873096A; GB2111777B; GB2111777A

Description

【発明の詳細な説明】本発明は、ダイナミツク・ランダム・アクセ
ス・メモリのパワー・ダウン機能、および半導体
素子によつて構成された回路に関し、特に絶縁ゲ
ート型電界効果トランジスタを用いた集積回路に
関するものである。

以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし、回路的にはＰチヤネルMOSTでも本質的
に同様である。

MOSダイナミツク・ランダム・アクセス・メ
モリ（以下RAMと表わす）は、大容量が望め、
低消費電力で動作するという大きいメリツトがあ
るが、リフレツシユ・アドレスのすべての組み合
せについて、定められたリフレツシユ間隔（通常
2mS）でリフレツシユ・サイクルを行なわなけれ
ばならず、ボード・システム上、メモリ周辺にア
ドレス・カウンタを含めリフレツシユ・タイミン
グ・コントロールが必要になる。このリフレツシ
ユ・コントロール専用に通常５〜６個のICが使
われており、システムが小規模になるほど、占有
率が高くなつて煩らわしい存在となる。そこで、
このリフレツシユ機能部分をチツプ内蔵し、リフ
レツシユコントロール・クロツク（以下、
と表わす。）を外部入力ピンに設けて、規定条件
に従つてパルス入力すれば、自動的にチツプ内部
でリフレツシユが行なわれるというダイナミツク
RAMがあらわれてきている。入力条件を
維持する限り、スタテイツクと同等に扱えること
から擬似スタテイツクRAMとも呼ばれる。

以下図面を用いて説明を行なう。この種のダイ
ナミツクRAMのリフレツシユに関係する回路ブ
ロツク図を第１図に示す。外部入力クロツク
は、基本クロツクであり、活性化すると読み出し
および書き込みのメモリ・サイクルが始まる。即
ち、が高レベルから低レベルい遷移して活性
状態に入ると、基本クロツク発生回路１７から順
次生ずる駆動タイミングによりまずＡ０〜Ａ６の
外部入力アドレスに応じて行アドレス・インバー
タ・バツフア１４が動作し、各アドレス出力が決
まる。次にこれを受けて、行デコーダ１３の選択
動作が行なわれ、デコーダ・バツフア駆動タイミ
ングにより、入力アドレスに対応するセル領域１
１のワード線が上昇する。センスアンプ１２が活
性化され、選ばれたワード線上のすべてのセルが
リフレツシユされる。センスアンプ動作が実質的
に終了してから、列デコーダ１２により選択セル
のデイジツト線がデータ入出力バスに接続され、
選択セルについて読み出し或いは書き込み動作が
行なわれる。即ち、通常のメモリ・サイクルで
は、外部入力の行アドレスに対応するワード線上
のセルがリフレツシユされると共に、選択セルの
読み出し、或いは書き込みが行なわれることにな
る。は、メモリ・サイクルの間は通常非活
性、即ち高レベルに保たれる。メモリ・サイクル
が終了、即ち、読み出し或いは書き込みが終わ
り、リセツト・プリチヤージ動作が充分行なわれ
てからの活性化を受けて、内部リフレツシ
ユが始まり得る。内部リフレツシユには、２種類
の動作モードがあり、これを第２図に示す。
RFSHの高レベルから低レベルへの変化を受けて
始まるのが、パルス・リフレツシユで第１図に示
す内部リフレツシユ用クロツク発生回路２０が動
作し、リフレツシユ・アドレス・カウンタ１５の
内容を行アドレス・インバータ・バツフア１４の
入力に伝えると共に、入力バツフア・コントロー
ル論理部１６に働きかけて、基本クロツク発生回
路１７を動作させる。行アドレス・インバータ・
バツフア１４は、このとき外部アドレスは切り離
され、リフレツシユ・アドレス・カウンタ１５を
入力として動作する。前述と同様に選ばれたワー
ド線上のセルがリフレツシユされた後、リフレツ
シユ動作終了確認信号（以下、RFENDと表わ
す）が上昇するのを受けて、内部リフレツシユ用
クロツク発生回路２０がリセツトされると共に、
リフレツシユ・アドレス・カウンタ１５の内容
が、インクレメントされる。入力バツフアコント
ロール論理部１６を介して、基本クロツク発生回
路１７がリセツトされ、回路全体がリセツト・プ
リチヤージ状態に移行する。もう１つの内部リフ
レツシユは、RFSHを第２図に示すように、ある
規定時間以上、低レベルに置いたときに得られる
セルフ・リフレツシユである。第１図に示すセル
フ・リフレツシユ・タイマ１９が、内部リフレツ
シユの活性期間中にプリセツトされ、RFENDに
より自動的にリセツト・プリチヤージ状態になつ
て以降の時間を計る。このタイマ１９の周期を経
過すると、セルフ・リフレツシユ・タイマ出力が
上昇し、内部リフレツシユ用クロツク発生回路２
０を活性状態に移行させる働きをする。この結
果、前述と同様にして、リフレツシユ・アドレ
ス・カウンタ１５で指定されるワード線上のセル
がリフレツシユされる。リフレツシユ動作が完了
するとRFENDが上昇し、自動的にリセツト・プ
リチヤージ状態に戻し、すでにプリセツトされて
いるタイマが作動する。即ち第３図に示すよう
に、を低レベルに置く限り、この動作が繰
り返され、タイヤ周期T_Tの間隔で、セルフ・リ
フレツシユが行なわれ続ける。メモリ・サイク
ル、パルス・リフレツシユ・サイクルおよびセル
フ・リフレツシユ・サイクルと続くときの電源電
流波形は、現状第４図のように表わされる。これ
ら各サイクルを通して変わらない値のスタンドバ
イ電源電流が流れ、活性動作の定常および過渡電
流分と連がるという構成である。メモリ・サイク
ルおよびパルス・リフレツシユは、規格仕様上の
最小サイクルタイムで動作することができ、共に
高速動作を志向しているのに対し、セルフ・リフ
レツシユは、リフレツシユ間隔を、リフレツシ
ユ・サイクル数で割つた数の周期で行なえばよ
い。例えば、代表的な64Kビツトダイナミツク
RAMをとると、リフレツシユ間隔が2mSリフレ
ツシユ・サイクル数が128であり 2mS／128＝15.625μS というサイクルタイムを、タイマで保証すること
になる。セルフ・リフレツシユの間の活性期間の
幅は、前述のように内部リフレツシユ動作が完了
次第回路全体が自動的にリセツト・プリチヤージ
状態に戻される構成のため、最小限の値になつて
おり、通常120〜150nSの値である。従つてこの
間の電源電流は、スタンドバイ電源電流に殆んど
等しい値になる。セルフ・リフレツシユの有効性
は、を低レベルに維持しておくだけで、ダ
イナミツクRAMであるにも拘らず、セルの内容
を失なわない。即ちスタテイツクRAMと同等に
扱えることと、もう一つは、低速サイクルタイム
の動作で、かつ活性期間幅が最小限のため、消費
電力が小さくなることである。現状スタンドバイ
電源電流は、64KダイナミツクRAMで3.5〜
5.0mAの値であり、セルフ・リフレツシユ時の電
源電流もこれに殆んど等しい値となる。パワー・
ダウンでこのセルフ・リフレツシユを用いるに
は、この値は大きすぎ、電池によるバツクアプで
は、通常1mA以下のできるだけ小さい値が要求
される。従来の回路方式では、スタンドバイ電源
電流以下になることは決してなく、この点がセル
フ・リフレツシユの主な用途となるパワーダウン
に障害となつている。

本発明は、セルフ・リフレツシユ時の電源電流
を、スタンドバイ電源電流より小さくするという
概念、及び、これを実現するための消費電力低減
化を志向した回路方式を提供することを目的とす
る。

本発明によればまず、リフレツシユ・コントロ
ール・クロツクを外部ピン入力クロツクとして有
し、かつ該リフレツシユ・コントロール・クロツ
ク等の外部クロツクを受ける入力インバータを有
し、該クロツクを活性状態にある規定時間以上維
持すると、その期間内蔵のタイマ回路により一定
時間周期で、リフレツシユ動作が生じ、リフレツ
シユ・アドレス・カウンタを伴なつて、全メモリ
セルのリフレツシユが自動的に得られ、スタテイ
ツク・メモリと同等に扱える機能を有するダイナ
ミツク・メモリにおいて、前記タイマ回路により
生じるリフレツシユ動作が始まつてから、前記リ
フレツシユ・コントロール・クロツクが非活性状
態に戻るまでの期間、他の期間より直流電流を消
費する上記インバータの負荷回路の電流能力を低
下させて平均電源電流を通常メモリサイクルでの
スタンドバイ電源電流より値を充分小さくし、パ
ワー・ダウン時の使用に有効である半導体メモリ
が得られる。

この本発明の第１の態様による半導体メモリで
は、具体的には第４図のメモリ・サイクル、パル
ス・リフレツシユ・サイクルおよびセルフ・リフ
レツシユ・サイクルの電源電流波形が第５図に示
すようになる。前２サイクルでの波形は同じであ
るが、タイマ出力を受けてセルフ・リフレツシユ
に入ると、活性期間およびリセツト・プリチヤー
ジ期間共、直流電流成分が減少している。この結
果として、セルフ・リフレツシユ時の電源電流を
スタンドバイ電源電流より小さくすることが可能
になる。これを実現する回路方式が本発明のもう
一つの内容である。

本発明の他の態様によれば、ドレインが第１電
源、ゲートが第１節点、ソースが第２節点に接続
される第１の絶縁ゲート型電界効果トランジスタ
（以下、IGFETと略す）第１節点を充電する手
段、一方の端子が第１節点、他端が第２節点に接
続される第１のコンデンサ、ドレインが第２節
点、ゲートが第１クロツク、ソースが第２電源に
接続される第２のIGFET、ドレインが第１電源、
ゲートが第３節点、ソースが第２節点に接続され
る第３のIGFET、ドレインが第２クロツク、ゲ
ートが第１電源、ソースが第３節点に接続される
第４のIGFET、および一方の端子が第３節点、
他端が第２節点に接続される第２のコンデンサか
ら成り、通常動作時は第２クロツクを高レベルに
保ち、第１および第３のIGFETで節点２を駆動
して、第１クロツクの逆相出力応答を節点２に比
較的高速な遷移時間で生じる一方、パワー・ダウ
ン時には、第２クロツクを低レベルに保ち、第３
のIGFETを非導通にして、第１のIGFETのみで
節点２を駆動し、第１クロツクの逆相出力応答を
節点２に比較的ゆるやかな遷移時間で生じ、かつ
第１のIGFETの電流能力を小さくして、消費電
力の低減を計れることを特徴とする半導体回路が
得られる。

本発明は、直流電流分を減らすことによつて、
セルフ・リフレツシユ時の電源電流をスタンドバ
イ電源電流より小さくすることを実現している。
直流電流を流すインバータは、従来第６図の
MOSTQ１〜Ｑ３および、ブート・ストラツプ・
コンデンサＣ１により構成され、外部TTLレベ
ル・クロツク入力をMOSレベルに変換するイン
バータ、および第１のプリチヤージ・タイミング
を発生するインバータに用いられている。入力が
高レベルから低レベルに移行すると、MOSTQ３
が非導通になり、MOSTQ２により出力が上昇を
始め、コンデンサＣ１によりMOSTQ２が非飽和
領域に置かれて、出力は電源レベルまで上昇す
る。これが出発点となつて、タイミング発生回路
の動作が得られることになる。所要の動作が終了
すると、入力が低レベルから高レベルに変わるこ
とになるが、このとき、MOSTQ２は、そのゲー
トがMOSTQ１により絶えず充電され導通してい
るため、MOSTQ３の電流能力をMOSTQ２より
充分大きくとり、出力の低レベルや閾値電圧を越
えて次段に影響を与えないよう、低く抑えなけれ
ばならない。MOSTQ２およびＱ３を通して、こ
の間、直流電流が流れる。MOSTQ２の電流能力
は、速度を大きく左右すると共に、直流電流の大
きさにそのまま効くため、必要最小限に設定せざ
るを得ない。従来は、メモリ・サイクル、パル
ス・リフレツシユ・サイクルおよびセルフ・リフ
レツシユ・サイクルすべてが同じ速度の回路動作
であり、セルフ・リフレツシユ・サイクル時で
も、スタンドバイ電流以下にすることはできな
い。必要な速度を得るためのスタンドバイ電流と
いうことで思うように小さくできないわけであ
る。

本発明の基本構成は、従来の回路に、第６図の
点線枠内の回路を加えることと、MOSTQ２の電
流能力を所要のセルフ・リフレツシユ・サイクル
時の電源電流が得られるまで落すことである。ク
ロツクφは、メモリ・サイクルおよびパルス・リ
フレツシユ・サイクルでは電源レベルに保たれる
一方、タイマ出力が活性化されて、セルフ・リフ
レツシユ・サイクルに入ると、低レベルに移行す
るように設定する。メモリ・サイクルおよびパル
ス・リフレツシユ・サイクルでは入力が高レベル
から低レベルになると、MOSTQ２およびＱ５の
両方が出力を駆動し、それぞれコンデンサＣ１，
Ｃ２により、非飽和領域に置かれて、出力は電源
レベルまで上昇する。入力が高レベルになると、
MOSTQ３が導通し、出力を閾値電圧より充分低
いレベルに置く必要があるため、MOSTQ３の電
流能力をMOSTQ２およびＱ５を合わせたものよ
り充分大きくしなければならない。セルフ・リフ
レツシユ時は、メモリ・サイクルおよびパルス・
リフレツシユ・サイクルのような高速動作は必要
ないため、この間クロツクφを低レベルに落とす
ようにする。MOSTQ５は非導通になり、出力を
駆動することはできない。MOSTQ２により出力
が駆動され、従来と同じ回路動作になるが、
MOSTQ２の電流能力は、タイミング発生回路の
動作限界および、セルフ・リフレツシユ・サイク
ルタイムにより許容される範囲で小さくすること
ができる。従つて、メモリ・サイクルおよびパル
ス・リフレツシユ・サイクル時の高速動作は
MOSTQ５の電流能力を、従来と同じにして得る
ことになる。MOSTQ５が出力を駆動するとき、
MOSTQ２は実質的には駆動能力はない。このと
きMOSTQ２のソース拡散容量は小さくコンデン
サＣ１の両端は同じレベル変化をするため、
MOSTQ５からみて、負荷とならないという利点
がこの構成にあり、高速動作を妨げることはな
い。

本発明の具体的な実施例を以下示す。外部クロ
ツク入力およびを受けるタイミング発
生回路で、直流電流を消費する部分を取り出す
と、従来例は、第７図に示すようになる。通常の
メモリ・サイクルではは非活性状態、即ち
高レベルにあり、活性化タイミングRFは低レベ
ル、プリチヤージ・タイミングPR０は高レベル
に置かれる。従つて、MOSTQ５は、ゲートが
MOSTQ１により充電されるため、導通状態にあ
る。が高レベルから低レベルに移行すると、
MOSTQ６が非導通になり、CEが上昇し、ブー
ト・ストラツプ・コンデンサＣ１により電源レベ
ルまで達する。MOSTQ９が導通し、Ｐ０は低レ
ベルに移行する。これに続いて基本クロツク発生
回路が動作し、リード或いはライト・サイクルと
なる。終了すればを高レベルに戻し、CEは低
レベル、Ｐ０は電源レベルというスタンドバイ状
態にリセツトされる。以上よりわかるように、ス
タンドバイ状態ではMOSTQ４およびＱ１２、メ
モリサイクルの活性期間では、MOSTQ８および
Ｑ１２を通して、直流電流が流れる。を高レ
ベルに保つたまま、を高レベルから低レベ
ルに移行すると、MOSTQ１０を介してMOSTQ
１３が非導通になり、RFが上昇して電源レベル
に達すると共に、それを受けてPR０が低レベル
に移行する。この結果、MOSTQ５はゲートが大
地電位となつて非導通になり、CEが上昇、Ｐ０
や低レベルに移行して、リフレツシユ・アドレ
ス・カウンタで指定されるワード線のリフレツシ
ユ動作が行なわれる。動作が完了すると、
RFENDが上昇し、リフレツシユ・タイミング・
コントロールのブロツクを通して、MOSTQ１４
が導通して、RFが低レベル、PR０が電源レベル
に自動的にリセツトされる。をそのまま低
レベルに置いておくと、タイマが作動し、前述の
ように、セルフ・リフレツシユを起動することに
なる。即ち、タイマ出力の上昇を受け、リフレツ
シユ・タイミング・コントロールの出力が低レベ
ルになつて、MOSTQ１４が非導通になる。この
結果、RFが上昇、PR０が低レベルに移行し、同
様に、リフレツシユ動作が行なわれる。完了する
と、RFENDが上昇し、MOSTQ１４を導通させ
て、自動的にリセツト状態に戻す。以後を
低レベルに置く限り、この動作の繰り返しとな
る。このパルス・リフレツシユおよびセルフ・リ
フレツシユにおいては、活性期間でMOSTQ８お
よび１６、リセツト・プリチヤージ期間で、
MOSTQ４およびＱ１２を通して直流電流が流れ
ることになる。

本発明を適用すると、第７図の回路は、第８図
のようになり、そのタイミング波形を第９図に示
す。MOSTQ８，Ｑ１３，Ｑ１９およびＱ２５
が、メモリ・サイクルおよびパルス・リフレツシ
ユ・サイクルでの高速動作を保証することにな
り、適当な電流能力が必要になる。タイマ出力が
上昇して、セルフ・リフレツシユ・サイクルに入
ると、MOSTQ２６が導通し、が低レベル
でMOSTQ２７が非導通のため、MOSTQ３０
が、ゲートが充電されて導通する。パワー・ダウ
ン用のタイミングPDが低レベルに移行し、メモ
リ・サイクルおよびパルス・リフレツシユ・サイ
クルで働いたMOSTQ８，Ｑ１３，Ｑ１９および
Ｑ２５は非導通になる。これらに代わり、
MOSTQ４，Ｑ１０，Ｑ１６およびＱ２２がそれ
ぞれ出力を駆動することになるが、サイクル・タ
イムは長く余裕があるので、基本クロツク発生回
路、および内部リフレツシユ用クロツク発生回路
が動作し、正常なリフレツシユ動作が得られる範
囲で、電流能力を下げることができる。最初のタ
イマ出力が上昇してから、セルフ・リフレツシユ
を終了させて、を高レベルに戻すまで、
MOSTQ３０は導通状態に保たれ、PDはこの間
低レベルに置かれる。MOSTQ２９を通して、直
流電流が流れるが、PD自体には高速動作は必要
ないため、MOSTQ２９の電流能力は、所要のセ
ルフ・リフレツシユ時の電流値に見合うように落
とすことができる。第８図の回路においては、セ
ルフ・リフレツシユ時、活性期間でMOSTQ１
０，Ｑ２２およびＱ２９、リセツト・プリチヤー
ジ期間でMOSTQ４，Ｑ１６およびＱ２９でそれ
ぞれ直流電流が流れることになるが、今まで述べ
たようにいずれも電流能力を充分小さくできるの
で、直流分は、メモリ・サイクルおよびパルス・
リフレツシユ・サイクルに比べ、桁違いに小さい
値となる。リフレツシユ動作での過渡電流分には
変化がないため、これをセルフ・リフレツシユ・
サイクルで平均化したものが、セルフ・リフレツ
シユ時の電源電流として最も大きい成分になる。
現状64KダイナミツクRAMレベルでこの値は、
0.4mA程度であり、前述の直流分を加えて、セル
フ・リフレツシユ時の電源電流を、規格1mA以
下に抑えることは充分可能である。3.5〜5.0mA
のスタンドバイ電流に比較すると、５分の１の値
である。セルフ・リフレツシユ・サイクルを終了
させるため、RFSHを高レベルに戻すと、
MOSTQ３０は非導通になり、第９図に示すよう
にPDは電源レベルまで回復し、次のメモリ・サ
イクルに備えることになる。PDの電源レベルは、
高レベルが電源レベル以上である基本クロツク・
タイミングφ_pを用いMOSTQ３１でリフレツシ
ユされる。

以上述べたように本発明によれば、セルフ・リ
フレツシユ時の電源電流を、通常のメモリ・サイ
クルでのスタンドバイ電流の２割程度に小さくで
きるという内部リフレツシユ機能付きのダイナミ
ツクRAMおよびこれを実現する回路方式が得ら
れ、パワー・ダウンの用途に非常に有効である。

【図面の簡単な説明】

第１図は内部リフレツシユ機能を有するダイナ
ミツクRAM（擬似スタテイツクRAM）のリフレ
ツシユに関係する回路ブロツク図を示し、第２図
は内部リフレツシユの２種類の動作モード・即ち
パルス・リフレツシユおよびセルフ・リフレツシ
ユを説明する図、第３図はセルフ・リフレツシユ
をさらに具体的に説明する図、第４図は従来のメ
モリサイクル・パルス・リフレツシユ・サイクル
およびセルフ・リフレツシユ・サイクルにおける
電源電流波形を示す図、第５図は本発明によるメ
モリでの第４図に対応する電源電流波形を示す
図、第６図は本発明のもう１つの基本回路構成を
示す図、第７図は、従来の直流電流を消費するタ
イミング発生回路の具体例を示す図、第８図は、
本発明の具体的な実施例として、第７図の回路に
本発明を適用したものを示す図、第９図は第８図
の回路のタイミング波形を示す図である。Ｑ１〜Ｑ３１……MOSトランジスタ。

Claims

【特許請求の範囲】１外部クロツクを受けて内部信号を発生するイ
ンバータを有し、リフレツシユ・コントロール・
クロツクを外部から受け、該リフレツシユ・コン
トロール・クロツクがある規定時間以上活性状態
に維持された後の該活性状態が継続されている期
間内蔵のタイマ回路により、一定時間周期で順次
異なるアドレスのリフレツシユ動作が生ずるダイ
ナミツク・メモリにおいて、前記インバータは負
荷回路と入力トランジスタが直列に接続され該入
力トランジスタが導通している時に該負荷回路を
介して直流電流が生ずる構成を有し、前記タイマ
回路により生じるリフレツシユ動作が行なわれて
いる期間、他の期間より、前記インバータの前記
負荷回路の電流能力を低下させて平均電源電流
を、通常メモリサイクルでのスタンドバイ電源電
流より小さくしたことを特徴とする半導体メモ
リ。２前記負荷回路は電源端子と前記入力トランジ
スタとの間に並列に接続された第１および第２の
負荷トランジスタと、該第１の負荷トランジスタ
は常に導通状態にバイアスする手段と、該第２の
負荷トランジスタを前記タイマ回路によるリフレ
ツシユ動作が行なわれている期間非導通としそれ
以外の期間導通状態とする制御手段とを有するこ
とを特徴とする特許請求の範囲第１項記載の半導
体メモリ。