JPS6041770B2

JPS6041770B2 - エラ−・チェック修正システム

Info

Publication number: JPS6041770B2
Application number: JP52064968A
Authority: JP
Inventors: アルバ−ト・シツク−キユング・ルイ; マ−ジド・ア−バブ
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1976-06-14
Filing date: 1977-06-03
Publication date: 1985-09-18
Also published as: DE2724409C2; JPS5325330A; CA1074919A; FR2375658A1; DE2724409A1; GB1576627A; US4077028A; FR2375658B1

Description

【発明の詳細な説明】この発明はエラー・チェック及び修正装置に関し、特に
単一エラーの修正、ダブル・エラーの検知及びグループ
・エラーの検知を可能にするモヂユール方式データ処理
システムに関する。

データ処理システムでは２点間においてデータを転送す
る必要がある。

その際、データが送信される通信チャンネルに雑音が発
生してデータの情報内容がゆがめられることが屡々問題
となる。送信されるデータ・ワードの正確性をチェック
するためには、一般的にある程度の冗長性を必要とする
各種エラー検知・修正装置及び各種の方式が開発されて
いる。これらの先行技術においては、一般的に、データ
●ワードにチェック●ビットを付加してコード・ワード
を形成し、このコード・ワード全体を送信してそのデー
タ部分を利用するようにしている。このチェック●ビッ
トは一般的にある所定のアルゴリズムに従つて作成され
、受信されたコード化ワードはある所定のアルゴリズム
に従つて処理され、データが正しく送信されたかどうか
を確認する。ハミング●コード（１ＩａｍｍｉｎｇＣ０
ｄｅ）（りチャート◆ハミング（ＲｉｃｈａｒｄＨａｍ
ｍｉｎｇ）ほかに再発行された米国特許第２３，６０１
号）及びシアオ（ＨｓｊａＯ）の最小奇数重みコラム
コード（Ｍｉｎｊｍｕｍ−０ｄｄ−Ｗｅｉｇｌｌｔ−Ｃ
ＯＩｕｍｎＣＯｄｅ）エム・ワイ・シアオ（Ｍ−Ｙ−Ｈ
ｓｉａＯ）に与えられた米国特許３，６２３，１５５号
）のような各種シングル◆エラー修正●ダブル●エラー
検知（ＳＥＣ一ＤＥＤ）コードが開発されている。

これらＳＥＣ−ＤＥＤコードでは、コード・ワード内で
エラーがランダムに独立して発生するものとするから、
同一コード・ワード内の各ビットの失敗の確率は互いに
他のビットと等しく独立である。ランダムＳＥＣ−ＤＥ
Ｄコードの使用に対する好ましい環境はコード・ワード
の各ビットが個別的であり、同質的な通信チャンネルを
用いるということである。個別的及び同質的な通信チャ
ンネルの例はカードごとのビット配列又はパッケージご
とのビット配列を有する記憶システムである。パッケー
ジの点からみると、通信チャンネルをビット部分ごとに
分割することは非能率である。

従つて、通信チャンネルをモジユラ・グループごとに分
割する必要があり、複数のビットがグループを形成し、
複数のグループがコード・ワードを形成するようにする
。モヂユラ・チャンネルの例としてはカードごとに、又
はパッケージごとに多重ビットで組織されたメモリーが
ある。モジユラ・メモリー●システムを介して送信され
るコード●ワードについて、モジユルの不調はグループ
内の多くのビットに影響を及ぼすことになる。

送信される原始情報及びグループの失敗の態様に従い、
エラーは単一ビットの失敗、２ビットの失敗又は同一グ
ループ内における複数ビットの失敗として受信機に反影
する。この発明はグループ内に配置されているデータ・
ビット及びチェック・ビットなどから成るビットを有す
るコード・ワードに対する単一エラーの修正及び２重エ
ラーの検知に加え、メモリー及びロジック●パッケージ
の終局的故障をチェックするグループ・エラーの検知方
式を提供する。

コード◆ワードはモジユラ通信チャンネルを介して並列
に送信されるべくグループ内に配置された複数のデータ
・ビットと複数のチェック・ビットで構成される。好ま
しい実施例においては、コード・ワードは３２のデータ
・ビット及び８チェック・ビットから成る４０ビットを
有し、モジユラ通信チャンネルは各モジュールが４ビッ
ト構成の１０モジュールから成るコンピュータ●メモリ
ーである。送信機において、データ・レジスタはデータ
・ビットを提供し、チェック・ビット発生器が下記表１
で述べるようにｈサブマトリクスに分割されているＨマ
トリクスに従つてチェック・ビットを提供する。

ｈサブマトリクスの構成は単一エラー修正及び２重エラ
ー検知に加え、グループ・エラー検知のために必要な規
則に従つて組立てられる。受信機においては、シンドロ
ーム・ビット発生器が表１のＨマトリクスに従つて受信
したコードワードからシンドローム・ビットを発生させ
る。

”シンドローム・ビットはエラーを検知したときに第１
のエラー・フラグ信号を発生するエラー検知回路に供給
される。そこでランダム２重エラー検知（ＤＥＤ）又は
グループ・エラー検知（ＧＥＤ）があつた場合には第２
のエラー・フラグ信号が発生される。シンドローム●ビ
ットは更にエラー位置回路へ供給され、エラー検知回路
も又エラー位置回路へ接続されて単一エラーが検知され
た場合は単一エラー修正（ＳＥＣ）を実行する。

データ・ビットは通常受信したデータの使用を可能にす
るデータ・レジスタに供給される。

エラー位置回路も又データ・レジスタに接続される。エ
ラーが検知されない場合はデータ・レジスタは受信した
データの使用可能状態に維持される。単一エラーが検知
されるとエラー検知回路はエラー位置回路を可能化し、
単一エラーが検知されたデータ・レジスタの不正ビット
の位置にあるバイナリ・ビットのバイナリ極性を反転し
て単一エラー修正（ＳＥＣ）作用を実行する。エラー検
知回路がコード・ワードのどの位置にあるビットでも２
ビットのランダム・エラーを検知するか、又はエラー検
知回路が同一データ・グループ内に複数のエラーを検知
した場合は、エラー検知回路は２重エラー検知（ＤＥＤ
）又はグループ・エラー検知（ＧＥＤ）があつたことを
使用者に信号するために第２のフラグを発生させる。

それによつて、使用者はレジスタ内のすべてのデータを
無視することができるようになる。この発明の方法及び
装置は表１に示すこの発明のＨマトリクスを満足するよ
うなチェック・ビットがコード●ワード内に含まれてい
る限りにおいて、いかなるモジユラ・グループ・サイズ
のモジユラ通信チャンネルを介して送信されるいかなる
データ・ワード・サイズを有するコードに対しても適用
可能である。

勿論、ここで述べるメモリーの各モジユルが４ビットを
並列に処理するモジユラ・メモリー◆チャンネルを介し
て送信される３２データ●ビット及び８チェック●ビッ
トから成る４０ビット●コード●ワードはここで説明す
る目的のために選ばれたものであつて他の構成でもよい
。この４０ビットＳＥＣ−ＤＥＤ−ＧＥＤコードは、特
に記憶バッファとしてカット・バス・ドライバ及びカッ
ト受信機を使用し、記憶装置として１Ｋ×４ＲＡＭ又は
訊×４ＲＡＭを使用する３２ビット・ワード●コンピュ
ータ・メイン・メモリー、又は各カード４ビット組織の
３２ビット・ワード●コンピュータ●メイン●メモリー
に適切である。従つて、この発明の目的は、モジユラ●
メモリ一・チェックを介して送信されるデータに対する
エラー・チェック及び修正装置を提供することである。

これを達成するために、モジュールの１つに誤りがあつ
たモジユラ・メモリーから受信したコード・ワードに表
われたエラーの種類を確認することが必要となる。例え
ば、受信機へ送信されるデータ・ビット（ＢＯ，Ｂｌ，
Ｂ２，Ｂ３）が論理状態「０」に固定されてしまつたた
めに、表１のＨマトリクスに表わされているモジユラ・
メモリーのグループＧ。にエラーが発生し、他のモジユ
ラ・グループはすべて適当に作用しているものと仮定し
た場合、表２は送信機におけるグループＧ。の各種入力
の組合せに対する受信したコード・ワードのエラーの数
を表わす。表２から、送信される原始情報及びモジュー
ルの欠陥態様に従い、エラーなし、単一ビット・エラー
、又は同一グループ内における複数のビット・エラーの
いずれかがコード●ワードトに理われるということが明
らかである。

この発明は使用可能な情報と使用不可能な情報とを区別
することができるエラー・チェック装置を提供するもの
であり、この発明の他の目的は単一エラー修正、ランダ
ム２重エラー検知、及びグループエラー検知（ＳＥＤ−
ＤＥＤ−ＧＥＤ）コードを構成することてある。このコ
ードの構成は表１のＨマトリクスを使用して提供される
。表１をみると、Ｈマトリクスはモジユラ・メモリーの
グループの範囲に従つて、ｈサブマトリクスの下位区分
に分割される。

ここで、ｈサブマトリクスのＸの記入の割当が重要であ
る。グループ・エラー検知については、次のような規則
が必要である。１Ｈマトリクスの各列は個別的である。

２データ・ビット・グループ（ＧＯ−Ｇ７）に該当する
各ｈマトリクスは各列当り３ビットのみが記入される。

３チェック・ビット・グループ（Ｇ８〜Ｇ９）に相当す
るｈサブマトリクスのみは各列当り１ビットの記入を有
する。４データ・ビット・グループ（ＧＯ−Ｇ７）に該
当する各ｈサブマトリクスにおいて、最初の４つの行に
他の１つの共通行の記入があり、後段の４つの行に他の
１つの共通行の記入がある。

上記の規則を満足するＨマトリクスを持つコードは全体
的に４の最少間隔を有し、従つて、単一エラー修正・ラ
ンダム２重エラー及びグループ・エラーの検知が可能と
なる。受信データの診断の結果、重複しないシンドロー
ムのサブセットが使用不能データから使用可能データを
分離するために作成される。受信機側においては、診断
は次のアルゴリズムに従つておこなわれる。１すべての
シンドローム・ビットがフオールスの場合はエラーがな
い。

２１つのシンドローム●ビットがトルーの場合はチェッ
ク●ビット●グループに単一の修正可能エラーが存在す
る。

３偶数のシンドローム●ビットがトルーの場合は修正不
能エラーが存在する。

修正不能エラーは２つの（２重）ランダム・エラーが、
１グループ内の２つの（２重）エラーか又は１グループ
内の４重（４ビット））エラーかのいずれかである。４
３個のシンドローム・ビットがトルーでありそのすべて
がＳＯ９Ｓｌ９Ｓ２９Ｓ３又はＳ４９Ｓ５９Ｓ６９Ｓ７
のいずれかに存在する場合はチェック・ビット・グルー
プに修正不能３重エラーが存在する。

５３個のシンドローム◆ビットがトルーであり、そのす
べて力ＳＯ９Ｓｌ９Ｓ２？Ｓ３又はＳ４９Ｓ５９Ｓ６，
Ｓ７のいずれかに存在するものではない場合は、データ
・ビット・グループに単一の修正可能エラーが存在する
。

６５個のシンドローム●ビットがトルーの場合は、デー
タ・ビット・グループに修正不能３重エラーが存在する
。

チェック・ビット（ＣＯ−Ｃ７）はこれらデータ・ビッ
トの奇数パリテイによつて決定される。

それは排他的オア回路で作られ、Ｈマトリクスの各該当
する行に［Ｘ」が記入される。例えば、チェック・ビッ
トＣ。はデータ・ビットＢ。，Ｂｌ，Ｂ２，Ｂ３９９Ｂ
４９式９八９Ｂ７９Ｂ１２９？６９式０９Ｂ２４の奇数
パリテイである（奇数パリテイはバイナリ和ビットであ
る）。８チェック・ビット（ＣＯ−Ｃ７）は表３に表わ
さられている論理等式に従つて作られ、そこで１の印は
排他的オアを意味する。

表３Ｃ０＝ＢＯ（＋）Ｂｌｌｂ２ｌｂ３ｌｂ４
ｌｂ５ｌ＼１ｂ７１ｂ１２１ｂ１６４ｂ２０１ｂ２４Ｃ
１＝ＢＯｌｂ４ｌｂ８ｌｂ９ｌｂｌＯ（３）Ｂｌｌｌｂ
ｌ２４ｂｌ３ｌｂｌ４４ｂｌ５ｌｂ２ｌｌｂ２８Ｃ２＝
Ｂｌｌ＼４ｂ１６１ｂ１，１ｂ１８１ｂ１９４ｂ２０１
ｂ２，１ｂ２２４１），３１Ｙ）２５１ｂ２９Ｃ３＝■
１ｂ５４玩１ｂ１３１ｂ，４１ｂ２５１ｂ２６４ｂ２７
１ｂ２８１ｂ２９４ｈ０１ｈ１Ｃ４＝Ｂ４ｌｂ５ｌｂ６
ｌｂ７８ｂｌＯｌｂｌ４４屋１ｂ２０４ｂ２１１ｂ２２
１ｂ２３４ｂ２６Ｃ５＝Ｂ３ｌ＼４ｂ１１４ｂ１５４ｂ
１６４ｂ１７４ｂ１８１ｂ１９１■８４■９４ｂ３０１
■１Ｃ６＝現１＼１ｂ２１ｂ３１八１飄１ｂ１０１ｂｉ
１１ｂ１８１ｂ１，２１■７１０Ｃ７＝司４ｂ１２１ｂ
１３４ｂ１４４ｂ１５１ｂ１９１ｂ３１ｂ２４４ｂ２５
１ｂ２６４ｂ１２７４屏前述したように、送信中コード
・ワードにエラーが導入される。

シンドローム・ビット（ＳＯ〜Ｓ７）は同様な方法で表
１に表わしたＨマトリクスに従い、受信したコード・ワ
ードから受信機のシンドローム・ビット発生器で作成さ
れる。シンドローム●ビット（ＳＯ−Ｓ７）はデータ●
ビットとＨマトリクスの各該当する行に「×」の記入が
有るチェック●ビットとの奇数パリテイによつて決定さ
れる。受信したコード・ワードからシンドローム・ビッ
トを作成する論理等式は表４に示されており、１の印は
排他的オアを意味する。表４Ｓ０＝ＢＯｌｂｌｌｂ２ｌδ８ｂ４１ｂ５１賜１ｂ７１
ｂ１２１ｂ１６１■０４１）．４１Ｃ０Ｓ１＝ＢＯｌｂ
４ｌｂ８ｌｂ９ｌｂｌＯｌｂｌｌ４ｂｌ２ｌｂｌ３ｌｂ
ｌ４ｌｂｌ５ｌ■１４■８１Ｃ１Ｓ２＝Ｂｌｌ玩４ｂ１
６４ｂ１７１ｂ１８１ｂ１９４ｂ２０１屏１ｂ２。

１Ｙ）２３１Ｙ）２５１１）２９１Ｃ２Ｓ３＝■１ｂ５４ｂ９１ｂ１３４ｂゃ１Ｙ）２５１Ｙ）
２６４ｂ２７１ｂ２８１■９４１）３０１■１１Ｃ３Ｓ
４＝Ｂ４４ｂ５ｌｂ６ｌｂ７ｌｂｌＯｌ貼１貼１■０１
ｂぇ１■２４■３１ｂ２６１Ｃ４Ｓ５＝Ｂ３ｌ賜１ｂ１
１１ｂ１５４ｂ１６１ｂ１７１ｂ１８４ｂ１９１ｂ２８
１Ｙ）２９１ｂ３０（＋）■１４Ｃ５Ｓ６＝ＢＯ（ｆ）
Ｂｌｌｂ２ｌｂ３ｌｂ８４ｈｌｂｌＯｌｋｇｌｌｂｌ３
ｌ■２１■７４■０１Ｃ６Ｓ７＝Ｂ７ｌｂｌ２ｌｂｌ３
ｌｂｌ４ｌｂｌ５４ｂｌ９４■３１ｂ２４４ｂ２５１ｂ
，６１ｂ２，１ｂＪ１１ｃ，従つて、この発明の目的は
単一ビット・エラーの修正及び２重ランダムエラーの検
知に加え、コード・ワードのグループの欠陥によつて生
じる修正不能エラーのすべて（同一グループ内の２ビッ
ト以上の多重エラー）を検知するためのエラー・チェッ
ク及び修正装置を提供することである。

この発明の他の目的は回路の遅延及びハードウェアの実
行の見地から最適な設計を有する単一エラー修正・２重
エラー及び多重グループ・エラー検知のためのエラー・
チェック修正装置を提供す５ることである。次にこの発
明の実施例を添付図面とともに詳細に説明する。第１図
はモジユラ通信チャンネルを介して送信されるコード●
ワードについて、単一エラー修９正、２重エラー検知及
びグループ・エラー検知を実行するためのエラー・チェ
ック修正システムのブロック線図である。

ビットの群で構成されたコード・ワードを作成するため
の装置はこの実施例においてはデータ・レジスタ１０と
チェック・ビット発生器１２とを使用する。

この実施例のデータ・レジスタ１０は表１に表わされて
いるように３２データ・ビット（ＢＯ〜Ｂ３ｌ）の使用
に供される。チェック・ビット発生器１２は前記表３に
示したアルゴリズムに従い、表１のＨマトリクスから派
生された８チェック●ビットを用意する。データ●ビッ
トとチェック・ビットとはコード・ワードを構成するた
めに合成され、この実施例では表１に示されているよう
に各グループ４ビットに分割される。モジユラ◆メモリ
ー・チャンネル装置はビットのグループとしてコード・
ワードを送信するために用意され、この実施例ではモジ
ユラ・メモリー・チャンネル１１として表わされている
。

ビットの送信中にコード・ワードの情報内容がゆがめら
れ、そのため、コード・ワードのエラー・チェック及び
修正が必要となる。コード・ワードの受信装置はエラー
・チェック及び修正作用を行なう装置を含めて提供され
、この実施例においては、シンドローム●ビット発生器
１３、エラー検知回路１牡及びエラー位置回路５を含ん
で構成される。

更に、コード・ワード受信装置は受信データを登録する
ためのデータ・レジスタ１７を有する。この実施例によ
る３２データ●ビット及び８チエーツク・ビットから成
る受信したデータ・ワードはシンドローム・ビット発生
器１３とデータ・レジスタ１７とに供給される。

シンドローム・ビット発生器１３は前述の表４に表わさ
れているアルゴリズムによる複数のシン．ドローム・ビ
ットを発生するが、それは表１に表わされているＨマト
リクスから派生される。

シンドローム●ビット発生器はＳＥＣ，．ＤＥＤ及びＧ
ＥＤの機能を実行するためにエラー検知回路１４及びエ
ラー位置回路１５で使用されるシンドローム・ビットを
発生する。エラー検知回路１４は単一エラーか、ランダ
ム２重エラーか、又は同一コード・ワード内の１グルー
プにある複数のビット●エラーのいずれかの検知を表示
するエラー・フラグ１８を含むエラー・信号を発生する
ための装置を含んで構成される。

エラー位置回路１５はシンドローム・ビット発生器に接
続され、シンドローム・ビットを受信する。エラー位置
回路１５は、更にエラー検知回路装置１４の出力に接続
され、エラー検知回路１４のエラー●フラグ出力１８か
らエラー・フラグ信号を受信する。エラー位置回路１５
はデータ・レジスタ１７に接続され、コード・ワードの
単一エラーを修正するように動作する。エラー検知回路
１４がランダム２重エラー、又は１グループ内の複数の
エラーを示すエラー・フラグ信号を発生すると、全コー
ド・ワードは無視されてデータ・レジスク１７から除去
され、他のコード・ワードが）データ・レジスタ１７の
中に挿入される。第２図はチェック・ビット発生器１２
の詳細を表わす。この実施例では、８個のチェック・ビ
ットが表１のように各４ビット・グループごとに分割さ
れる。３２個のデータ・ビット（ＢＯ〜Ｂ３ｌ）は・排
他的オア・ゲート２０〜２７に供給され、表１のＨマト
リクスを基礎として表３のアルゴリズムに従い、チェッ
ク・ビットＣＯ−Ｃ７を作成する。

排他的オア・ゲートは奇数パリテイを作成する（チェッ
ク●ビットは入力ビットのバイナリ和ディジットである
）。例えば、チェック・ビットＣ１はデータ・ビットＢ
Ｏ，Ｂ４，Ｂ８，Ｂ９，ＢｌＯ，Ｂｌｌ，Ｂｌ２，Ｂｌ
３，Ｂｌ４，Ｂｌ５，Ｂ２ｌ，Ｂ２８の奇数パリテイで
ある。第３図はシンドローム・ビット発生器１３の詳細
を表わしたブロック線図である。

この実施例においては、３２データ・ビットと８チェッ
ク●ビットとはモジユラ・メモリー・チャンネル１１を
介して送信され、第３図のようにシンドローム・ビット
発生器１３の４０入力に供給される。シンドローム・ビ
ット発生器は排他的オア・ゲート３０〜３７を含み、表
１のＨマトリクスを基礎として表４のアルゴリズムに従
い、シンドローム●ビットＳＯ〜Ｓ７を作成する。排他
的オア・ゲート３０〜３７は表１のＨマトリクスの該当
する行及び列の「Ｘ」の記入に従つて、チェック●ビッ
トと入力データ・ビットとの寄数パリテイを作成する。
例えば、シンドローム・ビットＳ１はデータ●ビットＢ
Ｏ，Ｂ４，Ｂ８，Ｂ９，ＢｌＯ，Ｂｌｌ，Ｂｌ２，Ｂｌ
３，Ｂｌ４，Ｂｌ５，Ｂ２ｌ，Ｂ２＆ｓ及びＣ１の奇数
パリテイである。工ラー検知回路１４はシンドローム◆
ビット発生器１３の出力に接続されている第１の回路装
置を有し、シンドローム・ビットの情報内容がコード・
ワードの送信中にエラーを検知したことを表示した場合
に、エラー信号を発生する。

この実施例においては、その回路装置は、第４図のよう
に、シンドローム・ビットＳＯ−Ｓ７の供給を受けるオ
ア・ゲートとして表わされている。修正可能エラー又は
修正不能エラーのいずれかが導入されると、ノン・ゼロ
・シンドローム・ビットが生成され、それがオア回路４
０で検知されて出力端子１８ａにエラー信号を出力する
。エラー検知回路１４には、更にシンドローム●ビット
発生装置１３に接続されている第２の回路装置を有し、
シンドローム・ビットの情報内容がランダム２重エラー
又はコード・ワードの１グループ内の偶数エラーが検知
されたことを表示している場合はエラー信号を発生する
。

第２の回路装置は、この実施例では、入力ＳＯ−Ｓ７を
有する排他的オア・ゲート４１として表わされている。
排他的オア・ゲート４１の出力はインバータ４２の入力
に接続され、次いでアンド・ゲート４３の入力へ接続さ
れる。アンド・ゲート４３の第２の入力はオア・ゲート
４０の出力へ接続される。第２の回路装置は排他的オア
・ゲート４１、インバータ４２、アンド・ゲート４３を
含み、オア・ゲート４０と協動してランダム２重エラー
、グループ内の２重エラー、グループ内の４重エラー等
の修正不能エラーをチェックする。これら修正不能エラ
ーはすべてシンドローム●ビットＳＯ〜Ｓ７のパターン
内における偶数のトルー●シンドローム・ビットで表示
されるものである。この型のエラーはアンド・ゲート４
３の出力に表われ、そこからオア・ゲート４８の入力を
介して出力端子１８ｂに供給され、受信装置で受信した
データが使用不能であることを指示するためにエラー信
号を発生する。シンドローム・ビット発生器１３の出力
に接続されている第３の回路装置はシンドローム・ビッ
トの情報内容がコード・ワードの同一グループ内に複数
エラーを検知したことを表示した場合に信号を発生する
。

このの実施例では第３の回路装置は３重エラーの検知を
行なう。しかし、この発明においては、第３の回路装置
は当業者がそれを使用して各グループに希望するビット
数を有するコード●ワードの同一グループ内のビットに
１より多い奇数エラーが発生したような場合にそれを検
知しうるように使用することができるということを知る
べきである。この実施例では、第３の回路装置はオア・
ゲート４５の入力に接続されている出力を有するアンド
・ゲート４４ａ，４４ｂ，４４ｃ，４４ｄとオア・ゲー
ト４７の入力に接続されている出力を有するアンド・ゲ
ート４６ａ，４６ｂ，４６ｃ，４６ｄとを包含し、オア
・ゲート４７の出力はオア・ゲート４８の入力に供給さ
れる。第３の回路装置に含まれるアンド・ゲート４４ａ
〜４４ｄ及びオア・ゲート４５は最初の４シンドローム
位置（ＳＯ，Ｓｌ，Ｓ２，Ｓ３）の中に位置付けされて
いる３ビットのトルー・シンドローム・ビットを含む３
ビット又は５ビットのシンドローム・ビットを有するこ
とによつて表わされる１グループ内のデータ・ビット又
は１グループ内のチェック・ビットの３重エラーを検知
する。

同様にして、アンド・ゲート４６ａ〜４６ｂとオア・ゲ
ート４７との組合せは最後の４シンドローム位置（Ｓ４
，Ｓ５，Ｓ６，Ｓ７）に位置付けされている３ビットの
トルー◆シンドローム●ビットから成る３ビット又は５
ビットのシンドローム●ビットを有することによつて表
わされるすべてのデータ・ビット●グループ又はチェッ
ク●ビット●グループの３重エラーを検知する。すべて
の１グループ内の３重エラーはこの発明では修正不能で
あり、アンド・ゲート４３の出力同様オア・ゲート４５
及びオア・ゲート４７の出力はオア・ゲート４８を介し
て出力端子】８ｂに送信され、受信装置で受信したデー
タが使用不能であるということが表示さｊれる。そし、
エラー検知がエラー信号（フラグ）出力端子１８ａから
の出力信号によつてのみ検知され、エラー（フラグ）出
力端子１８ｂではエラーが検知されない場合、そのエラ
ーは修正可能単一エラーであることを表示する。その場
合はインｉバータ４９が制御信号を発生し、第５図で詳
細に表わすようにエラー位置回路１５を可能化する。エ
ラー位置回路１５は３２のデータ・ビットの各１つに該
当する複数のアンド・ゲート５０（ＢＯ〜Ｂ３ｌ）と、
チェック・ビットＣＯ−Ｃ７の各１つ月こ該当する第２
の複数のアンド・ゲート５２とを有する。１対のアンド
・ゲート５１はその入力に負性シンドローム・ビットが
接続される。

出力端子１８Ｃはアンド・ゲート５０，５２の各入力に
接続され、修正不能ランダム２重エラーか又はコード●
ワードのグループ内に２ビット以上の多重ビットのエラ
ーが検知された場合に、アンド・ゲート５０，５２を不
能化し、コード・ワードのデータを使用不能にする。

エラー信号が端子１８ａの出力にのみ現われ、端子１８
ｂの信号に表われない場合には、前述したようにそれは
単一エラーであることを表示する。

その場合、インバータ４９は出力信号を発生し、エラー
位置回路のアンド・ゲート５０，５２を可能化する。ビ
ットの欠陥はＨマトリクスの特定の列と一致してシンド
ローム・ビットを生じさせるはすであるから単一エラー
の修正が可能となる。データ・ビットに単一エラーが発
生すると３シンドローム・ビットはトルーとなる。例え
ば、ビットＢＯの欠陥はＳＯＳｌＳ２Ｓ３Ｓ４Ｓ５Ｓ６
Ｓ７＝１１００００１０のシンドローム・パターンで表
わされる。第５図のエラー位置回路をみると、複数のア
ンド・ゲート５０の最初のアンド・ゲートはこのシンド
ローム・ビット、すなわちＳＯ＝Ｓ１＝Ｓ６＝１に合致
する。これがデータ・レジスタに修正信，号を発生し、
エラーと認められたデータ・ビットＢＯの極性を反転す
る。同様にして、チェック●ビットＣＯ〜Ｃ７の１つに
単一エラーが発生した場合は１つのシンドローム・ビッ
トのみがトルーとなる。

複数のアンド・ゲート５１，５２は不正なチェック・ビ
ットを確認し、データ・レジスタ１７へ修正信号を送り
、エラーのチェック・ビットの極性を反転させる機能を
有する。エラー位置回路１５の出力は、それによつてデ
ータ・レジスタ１７にあるコード・ワ．ードの単一エラ
ーを修正する。この発明のシンドローム●パターンに従
い、エラーが検知されない場合は受信したデータの使用
を許し、単一エラーが検知された場合はエラー位置回路
１５を可能化してデータ・レジスタに単一エラーの修正
を行なわせる。

この発明は、更にエラー・フラグ出力端子１８ｂにエラ
ー・フラグ信号を供給し、ランダム２重エラー又は同一
グループ内のビットに２重ビット以上の多重エラーが検
知された場合にそのコード・ワードを含む受信コード・
ワードの使用を禁止する。以上述べたところから明らか
なように、この発明は以上述べた実施例のみに限定する
ものではなく各種変更可能であり、初期の効果を得るこ
とが可能である。

【図面の簡単な説明】

第１図はこの発明によるシステムのブロック線図、第２
図はチェック・ビット発生器のブロック線図、第３図は
シンドローム・ビット発生器のブロック線図、第４図は
エラー検知回路のブロック線図、第５図はエラー位置回
路のブロック線図である。１０・・・・・・データ・レジスタ、１１・・・・・・
モジユラ●メモリー・チャンネル、１２・・・・・・チ
ェック・ビット発生器、１３・・・・・ウンドローム◆
ビット発生器、１４・・・・・・エラー検知回路、１５
・・・・・・エラー位置回路、１７・・・・・・データ
・レジスタ、２０〜２７，３０〜３７，４１・・・・・
・排他的オア・ゲート、４０，４５，４７，４８・・・
・・・オア・ゲート、４２，４９・・・・インバータ、
４３，４４ａ〜４４ｄ，４６ａ〜４６ｄ，５００〜５０
３１，５１ａ，５１ｂ，５２ａ〜５２ｈ・・・・・・ア
ンド・ゲート。

Claims

【特許請求の範囲】１ビットのグループからなるコード・ワードを発生す
る発生装置と、前記コード・ワード発生装置に接続され
、前記ビットのグループで前記コード・ワードを送信す
るモジユラ・メモリー・チャンネル装置と、前記コード
・ワード内で検知された単一エラーの修正を行うための
装置を含む前記コード・ワードの受信装置と、前記コー
ド・ワード内における２つのランダム・エラー及び前記
コード・ワードのいずれか１グループ内における２ビッ
ト以上の多重エラーを検知するエラー検知装置とからな
り、モジユラ通信チャンネルを使用して送信する前記コ
ード・ワードのグループ内における２ビット以上の多重
エラーの検知、２つのランダム・エラーの検知及び単一
エラーの修正を行うようにしたエラー・チェック修正シ
ステム。２単一エラーの修正、２つのランダム・エラー及びグ
ループ内多重エラーの検知を行うシステムであつて、コ
ード・ワードを受信して複数のシンドローム・ビットを
発生する発生手段と、前記発生手段の出力に接続され前
記シンドローム・ビットの情報内容が前記コード・ワー
ドの送信におけるエラーの検知を表示した場合に第１の
エラー信号を発生する第１の回路手段と、前記発生手段
の出力に接続され前記シンドローム・ビットの情報内容
が前記コード・ワードにおける２つのランダム・エラー
の検知又は前記コード・ワードの複数の情報グループの
１つにおける２より多い偶数のエラーの検知を表示した
場合に第２のエラー信号を発生する第２の回路手段と、
前記発生手段の出力に接続され前記シンドローム・ビッ
トの情報内容が前記複数の情報グループの１つにおける
１より多い奇数のエラーの検知を表示した場合に第３の
エラー信号を発生する第３の回路手段と、前記発生手段
と前記第１、第２及び第３の回路手段との電気通信にお
いて前記コード・ワードの単一エラーの検知に応答して
エラー修正を行うエラー位置決め回路手段とを含み、前
記単一エラーの修正、２つのランダム・エラーの検知、
及び複数の情報グループ及びチェック・ビットを有する
コード・ワードの１グループ内の２ビット以上の多重エ
ラーの検知を行うようにしたエラー・チェック修正シス
テム。３前記第１の回路手段は前記発生手段の出力に接続さ
れ前記第１のエラー信号を発生するオア・ゲート手段を
含む特許請求の範囲第２項記載のシステム。４前記第２の回路手段は前記発生手段の出力に接続さ
れ前記第２のエラー信号を発生する排他的オア・ゲート
手段を含む特許請求の範囲第２項記載のシステム。５前記第３の回路手段はアンド・ゲート手段及びオア
・ゲート手段を含み、前記アンド・ゲート手段は前記発
生手段に接続された入力と前記オア・ゲート手段に接続
された出力とを持ち、前記オア・ゲート手段は第１及び
第２の出力を持ち、該第１の出力は前記第３のエラー信
号を供給給し、該第２の出力は前記エラー位置決め回路
手段に接続され前記第３のエラー信号に応答して前記エ
ラー位置決め回路手段を作動不能にする特許請求の範囲
第２項記載のシステム。６前記第２の回路手段は前記発生手段の出力に接続さ
れ前記第２のエラー信号を発生する排他的オア・ゲート
手段を含み、前記第３の回路手段はアンド・ゲート手段
及びオア・ゲート手段を含み、前記アンド・ゲート手段
及び前記排他的オア・ゲート手段は前記オア・ゲート手
段の入力に接続された出力を持ち、前記オア・ゲート手
段は第１及び第２の出力を持ち、該第１の出力は前記シ
ンドローム・ビットの情報内容が前記２つのランダム・
エラーの検知又は前記複数のグループの１つにおける２
ビット以上の多重エラーの検知を示した場合にエラー信
号を供給し、該第２の出力は前記エラー位置決め回路手
段に接続され前記２つのランダム・エラー又は前記多重
エラーが検知された場合に前記エラー位置決め回路手段
を作動不能にする特許請求の範囲第２項記載のシステム
。７前記第３の回路手段及び前記エラー位置決め回路手
段と電気通信するオア・ゲート手段を含み、該オア・ゲ
ート手段は第１及び第２の出力を持ち、該第１の出力は
前記第３のエラー信号を供給し、該第２の出力は前記第
３のエラー信号に応答して前記エラー位置決め回路手段
を作動不能にする特許請求の範囲第２項記載ののシステ
ム。８前記第２の回路手段は前記発生手段の出力に接続さ
れ前記第２のエラー信号を発生する排他的オア・ゲート
手段を含む、前記第２の回路手段の出力と前記第３の回
路手段の出力に接続されたオア・ゲート手段は第１及び
第２の出力を持ち、該第１の出力は前記シンドローム・
ビットの情報内容が前記２つのランダム・エラーの検知
又は前記複数のグループの１つにおける２ビット以上の
多重エラーの検知を示した場合第１の表示を発生し、該
第２の出力は反転され前記エラー信号位置決め回路手段
に接続され前記エラーの表示に応答して前記エラー位置
決め回路手段を作動不能にする特許請求の範囲第２項記
載のシステム。９情報ビット流を受信したチェック・ビットを供給し
てＨマトリクスに従い複数のビット・グループのコード
・ワードを形成する第１の発生手段と、前記第１の発生
手段と電気的に通信し前記Ｈマトリクスに従い前記コー
ド・ワードを処理してシンドローム・ビットを供給する
第２の発生手段と、前記シンドローム・ビットに応答し
、前記第１の発生手段と電気的に通信し、単一エラーを
修正し、複数ビット・グループの１つに発生した２ビッ
ト以上の多重エラーの検知及び２つのランダム・エラー
の検知を表示するロジック手段とを含み、前記Ｈマトリ
クスは前記複数ビット・グループの境界に対応して分割
され、単一エラーの検知の場合は前記コード・ワードを
修正しうるようにパターン化され、前記コード・ワード
における２つのランダム・エラーの検知及び前記複数ビ
ット・グループの１つに発生した２ビット以上の多重エ
ラーの検知をなしうるようにパターン化されたビット構
造を持つことを特徴とするエラー・チェック修正システ
ム。１０前記第１の発生手段は複数の排他的オア・ゲート
を含み、前記Ｈマトリクスに従い情報ビットの所定の組
合せの奇数パリテイ・バイナリ加算に基づきチェック・
ビットを供給するようにした特許請求の範囲第９項記載
のシステム。１１前記第２の発生手段は複数の排他的オア・ゲート
を含み、前記Ｈマトリクスに従い情報ビット及びチェッ
ク・ビットの所定の組合せの奇数パリテイ・バイナリ加
算に基づきシンドローム・ビットを供給するようにした
特許請求の範囲第８項記載のシステム。