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JPS6031231A - 半導体基体の製造方法 - Google Patents

半導体基体の製造方法

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JPS6031231A
JPS6031231A JP58138857A JP13885783A JPS6031231A JP S6031231 A JPS6031231 A JP S6031231A JP 58138857 A JP58138857 A JP 58138857A JP 13885783 A JP13885783 A JP 13885783A JP S6031231 A JPS6031231 A JP S6031231A
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resistance
approx
semiconductor substrate
layer
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Yoshiaki Matsushita
松下　嘉明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体基体の製造方法に関し、特にＭＯ８ＬＳ
Ｉの製造に適した半導体基体の製造方法に係る。
〔発明の技術的背景とその問題点〕
ＭＯ８Ｉ、ＳＩ等の半導体装置の製造に用いられる半導
体基体としては、従来よシ半導体基板（ウェハ）の内部
に微小欠陥を形成し、表面付近を無欠陥にしたインドリ
シック・ビッタリング（ＩＧ）作用を有するＩＧウエノ
・、或いは低抵抗の半導体基板上に高抵抗の半導体層を
エピタキシャル成長させたエピタキシャルウエノ・、カ
知られている。前者のＩＧウエノ・はゲッタリング作用
を内部に有し、プロセスによりその能力はり　失なわれ
ず、Ｏ８Ｆの発生を防止できるので、接合リーク防止等
に効果がみられる。一方、エピタキシャルウニ・・は基
板抵抗金子げることによシ、基板側でのライフタイムを
極端に下げることが可能であり、基板内に偶発的に発生
する電子の拡散長を下げるだめ、ポーズタイムに対して
効果がみられる。
そこで、最近、両者の特性を生かすために第１図に示す
如く内部に微小欠陥１・・・を形成した低抵抗の例えば
ｐ十型ＩＧウェハ２の表面上に高抵抗のｐ型半導体層３
をエピタキシャル成長させた半導体基体が提案されてい
る。こうした半導体基体ではＩＧ効果のために半導体層
３中にみもれる積層欠陥やシャローぎットも減少し、半
導体層３の完全性も向上する。
しかしながら、上記構造の半導体基体では第２図に示す
如くｐｌのＩＧウェハとｐｍ半導体層との接合でのポテ
ンシャルが大きいため、α線等の入射によシ半導体層３
に電子が偶発的に発生した場合、該電子は前記接合で半
導体層３側に追い返され、工Ｇウェハ１側への拡散が阻
止される。その結果、α線の入射によるン７トエシーに
対しては単なるＩＧウェハよシ悪い結果を示す欠点があ
った。
〔発明の目的〕 本発明はＩＧウェハとエピタキシャルウエノ１の両者の
優れた特性を有する半導体基体を簡単な工程で製造し得
る方法を提供しようとするものである。
〔発明の概要〕
本発明は低抵抗の半導体基板を１１００℃以上の温度で
熱処理する工程と、この基板の主面に電気的に不活性な
不純物をイオン注入する工程と、この基板を６００〜９
００℃の温度で低温熱処理する工程と、この基板の主面
に高抵抗の単結晶半導体薄層を形成する工程とを具備し
たことを特徴とするものである。こうした方法によれば
、低抵抗の半導体基板の主表面に所定厚さの高抵抗層が
設けられ、かつ該高抵抗層の表面から内部側に高密度微
小欠陥領域が設けられ、更に該基板主面上に無欠陥高抵
抗半導体薄層を形成した構造の半導体基板を得ることが
でき、高抵抗部分にα線等の入射により偶発的に電子が
発生した場合、高抵抗層側にも高密度微小欠陥が存在す
るため前記電子は容易に高密度の微小欠陥にダッタリン
グされ、ソフトエラー東回避でき、しかも基板の大部分
が低抵抗であることによるポーズタイムに対して有効で
ある等の効果を奏する。
上記半導体基板としてはｐ型、ｎ型いずれでもよく、そ
の不純物濃度はＩ　Ｘ　１０１６／を２以上であること
が望ましい。
上記１１００℃以上の熱処理は半導体基板主面のボロン
或いはリンなどのドーパントを外拡散して基板主面に高
抵抗層を形成すると共に、基板中の酸素や炭素などの残
留不純物を外拡散するために行なう。この熱処理温度を
限定した理由は、その温度を１１００℃未満にすると前
述したドーパントの外拡散、酸素等の不純物の外拡散を
十分に行なえなくなるからである。
上記不純物のイオン注入は高温の熱処理にょυ酸素や炭
素が外拡散された半導体基板の高抵抗層の表面から内部
側に亘って酸素や炭素等の不純物を導入して欠陥核を生
成するために行なう。かかる不純物としては炭素、酸素
、窒素、シリコン、ダルマニウム、アルゴン、キセノン
、クリプトン、ネオン等から選ばれる１種または複数種
のものを挙げることができる。
上記低温熱処理は半導体基板内部の炭素や酸素を核とし
て微小欠陥を発生すると共にイオン注入により生成され
た欠陥核から微小欠陥を発生するために行なう。この場
合、低温熱処理温度が６００℃〜９００℃の範囲を逸脱
すると、微小欠陥を十分に発生できなくなる。
上記高抵抗半導体薄層の不純物濃度（ボロン。
リン等）は５　Ｘ　１０　”７ｃｍ”以下にすることが
望ましい。こうした高抵抗半導体薄層は例えばエピタキ
シャル成長法等により形成される。
〔発明の実施例〕
次に、本発明の実施例を図面を参照して説明する。
（Ｄ　まず、第３図（ａ）に示す如くＣ２法で育成した
単結晶シリコンインゴットから切シ出された比抵抗０．
１Ωｍのボロンドープされたｐ＋型のシリコン基板１１
を用意した。このシリコン基板１１の初期酸素濃度、炭
素濃度を赤外線吸収法で測定したところ、夫々］、　Ｘ
　１０”’／１ｙｎ３．２×１０１６／ｃｒｎ３であっ
た。
（ＩＩ）　次いで、前記シリコン基板１１を１２５０℃
の乾燥酸素雰囲気中にて１６時間熱処理した。
この時、基板１１表面付近のピロンが外拡散した。ここ
で、拡がり抵抗測定法で主面付近の層抵抗を測定し、比
抵抗及びそれに応じたボロン濃度を測定した結果、第４
図に示す特性図が得られた。なお、図中のＲは抵抗特性
線、Ｃはボロン濃度の特性線を夫々示す。その結果、ｐ
＋型シリコン基板１１の主面付近で抵抗値が増大してお
シ、第２図（ｂ）に示す如く主面から深さ１．５μｍ程
度までの領域に１Ω・副以上の高抵抗層１２が形成され
た。同時、基板１ノ中の他の固溶不純物も外拡散する。
但し、酸化性雰囲気中での熱処理では炭素は外拡散する
ものの、１２５０℃での固溶限が９　Ｘ　１０１７／ｃ
ｍ３であるので酸素はほとんど外拡散しない。なお、こ
うした高温熱処理によシ溶体化処理した後、そのまま低
温熱処理を施しても高抵抗層１２まで微小欠陥は発生し
ない。
（１１０次°いで、炭素を加速電圧５０　ｋｅＶ　、ド
ーズ量３　Ｘ　１０　”’／ｃｒｗ’の条件で高抵抗層
１２が形成されたｐ＋型シリコン基板１１にイオン注入
して高抵抗層１２に欠陥核を形成した（第３図（Ｃ）図
示）。つづいて、７００℃、１６時間低温熱処理を施し
た。この時、第３図（ｄ）に示す如く高抵抗層１２表面
から基板１１の内部全体に高密度の微小欠陥１３・・・
が発生した。つまり、既述した第４図の如く主面から１
．５μｍ程度まで基板より１桁程度高い抵抗となシ、か
つ全体に高密度欠陥領域が形成されたシリコン基板とな
った。
ＧＶ）次いで、シリコン基板１１の主面に例えば比抵抗
５Ω・副、厚さ６μｍの高抵抗の無欠陥ｐ型巣結晶シリ
コン薄層１４をエビクキシャル成畏させて半導体基体を
製造した（第３図（、）、第５図図示）。なお、第５図
は第３図（、）の拡大断面図である。
しかして、本発明方法により製造された半導体基体は第
５図に示す如く低抵抗のｐ＋型シリコン基板１１の主表
面に例えば１，５μｍ程度の厚さの高抵抗層１２が設け
られ、かつ該高抵抗層１２表面から内部全体に高密度の
微小欠陥１３・・・が形成され、更に高抵抗層１２側の
主面に高抵抗の無欠陥ｐ型巣結晶シリコン薄層１４が設
けられた構造になっている。このため、半導体基体のｐ
型巣結晶シリコン薄層１４にα線等の入射によシ偶発的
に電子が発生した場合、高抵抗層にも微小欠陥が形成さ
れておシ、第６図に示す如く無欠陥領域と高密度微小欠
陥領域の界面に大きなポテンシャルが存在しないので、
前記電子は容易に高密度の微小欠陥にゲッタリングされ
、ソフトエラーを回避できる。その結果、従来のＩＧウ
ェハと同様な効果を発揮できる。
また、シリコン基板１１の大部分は低抵抗であるため、
基板側でのライフタイムを極端に下げることが可能であ
り、基板１ノ内に偶発的に発生する電子の拡散長を下げ
るため、ポーズタイムに対して効果がみられる。
事実、本発明方法で製造された半導体基体の高抵抗ｐ型
巣結晶シリコン薄層に６４にダイナミックＲＡＭを製作
し、該ＲＡＭの特性を評価したところ、ソフトエラー、
７Ｉｅ−ズタイム、ｐ−ｎジャンクション・リークに対
し、通常のｐ型のウェハ及びｐ型のエピタキシャルウエ
ノ・を使用した場合よりも２〜３倍の良好な結果が得ら
れ、はぼＩＧウェハと同等であった。一方、パンシアツ
ブテスト（基板電位変動効果）に対しては、通常のｐ型
のウェハ、ｐ型のＩＧウニ・・より２倍程度良い結果が
得られ、はぼエピタキシャルウェハと同等であった。
なお、上記実施例ではｐ型の半導体基体の製造について
説明したがｎ型の半導体基体の製造も同様に適用できる
。
〔発明の効果〕
以上詳述した如く、本発明によればＩＧウニ・・とエピ
タキシャルウニ・・の両者の優れた特性を備えだ半導体
基体ｔ−極めて簡単な工程で製造でき、ひいては優れた
素子特性を有する６４Ｋ。
２５６にダイナミックＲＡＭ、６４にスタテックＲＡＭ
などのＬＳＩの製造に適用できる等顕著な効果を有する
。
【図面の簡単な説明】
第１図は従来の半導体基体を示す断面図、第２図は従来
の半導体基体の問題点を説明するためのポテンンヤル分
布図、第３図（、）〜（ｅ）は本発明の実施例における
半導体基体の製造工程を示す断面図、第４図はｐ＋型シ
リコン基板を高温熱処理を施した後の基板主面から深さ
方向の比抵抗と？口濃度を示す特性図、第５図は第３図
（、）の半導体基体の拡大断面図、第６図は本発明方法
で得られた半導体基体の＋１５テンシャル分布図である
。 １ノ・・・ｐ＋型シリコン基板、１２・・・高抵抗層、
１３・・・微小欠陥、１４・・・高抵抗ｐ型巣結晶シリ
コン薄層。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 深さ ３図 （ａ） （Ｃ

Claims (2)

    【特許請求の範囲】
  1. （１）低抵抗の半導体基板を１１００℃以上の温度で熱
    処理する工程と、この基板の主面に電気的に不活性な不
    純物をイオン注入する工程と、この基板を６００〜９０
    ０℃の温度で低温熱処理する工程と、この基板の主面に
    高抵抗の単結晶半導体薄層を形成する工程とを具備した
    ことを特徴とする半導体基体の製造方法。
  2. （２）　半導体基板の不純物濃度が１ｘｔｏ／ｉ以上で
    、単結晶半導体薄層の不純物濃度が５Ｘ１０１５〜以下
    でおることを特徴とする特許請求の範囲第１項記載の半
    導体基体の製造方法（３）　不純物がＣｅ　Ｎ　ｒ　Ｏ
    ｒ　ＳＳ　＋　Ｇｅ　＊　Ｓｎ　＊Ａｒ　ｌ　Ｘｅ　ｇ
    　Ｋｒ　、及びＮｅのうちのいずれか１種又は複数種で
    あることを特徴とする特許請求の範囲第１項記載の半導
    傑り遣方法。
JP58138857A 1983-07-29 1983-07-29 半導体基体の製造方法 Granted JPS6031231A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58138857A JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法
IT22056/84A IT1220993B (it) 1983-07-29 1984-07-26 Substrato semiconduttore e processo di realizzazione dello stesso
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US07/057,672 US4885257A (en) 1983-07-29 1987-06-02 Gettering process with multi-step annealing and inert ion implantation

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Application Number Priority Date Filing Date Title
JP58138857A JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法

Publications (2)

Publication Number Publication Date
JPS6031231A true JPS6031231A (ja) 1985-02-18
JPH0455331B2 JPH0455331B2 (ja) 1992-09-03

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Family Applications (1)

Application Number Title Priority Date Filing Date
JP58138857A Granted JPS6031231A (ja) 1983-07-29 1983-07-29 半導体基体の製造方法

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US (1) US4885257A (ja)
JP (1) JPS6031231A (ja)
DE (1) DE3427977A1 (ja)
IT (1) IT1220993B (ja)

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