JPS6030983B2 - 周辺装置制御ユニツト - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル・コンピュ−夕・システムに関する
ものであり、更に詳しく云えばそのコンピュータ−シス
テムにおける周辺入出力装置と中央処理装置との間の相
互作用に関するものである。

中央処理装置の記憶装置と周辺入出力装置との間の入出
力バス又はインターフェースを介するデータの転送の制
御は多く形式をとることができる。

データ転送の目的とする入出力制御の形式には、データ
の各転送のための直接的プログラム命令制御、中央処理
装置によるデータ転送の開始（その後のデータ転送は中
央処理装置を使用することなく周辺装置の制御の下に行
われる）、及び中央処理装置に周辺装置のステ−夕スを
知らせるために周辺装置からの割込みリクエストを処理
するためのロジックがある。これらの種々な概念の中に
は、処理を必要としている周辺装置及びそのステータス
を中央処理装置に直接に知らせることによってそれら周
辺装置が中央処理装置における割込み処理を開始するの
を可能にするための制御機構が含まれる。或いは、割込
みを生ずる周辺装置及びそのステータスを表わす情報が
中央処理装置へ転送されるのを可能にするために、中央
処理装置がすべての接続された周辺装置へボーリング信
号を発生するようその割込みリクエスト‐が要求しても
よい。周辺装置と主記憶装置との間の各データ転送のた
めに直接的プログラム制御を使うシステムでは、プログ
ラム命令に応答してその周辺装置へ周辺装置アドレス、
コマンド（又は）データを逐次に転送することを必要と
するインターフェースが設けられるのが普通である。

直接的プログラム制御のデータ転送のみならずサイクル
・スチール・データ転送をも行うデータ処理システムで
は、種々な形式のプログラム命令が通常必要とされる。

たとえ種々な形式で命令を発生することは必要でなくて
も、種々な形式の周辺装置制御情報は必要とされそして
それらは周辺装置制御ユニットにより認識され、相異な
る処理をされなければならない。従って、周辺装置制御
ユニットはそれぞれ特徴あるロジックを持たなければな
らない。更に、その入出力制御システムが処理装置によ
る割込みサービスを求めた非同期リクエストを処理する
ことを必要とされる場合、その周辺装置制御ユニットに
は追加の回路が設けられなければならない。処理装置か
ら独立して記憶装置を制御するためにインターフェース
・バスのそれ以上の使用を設定しそしてそれを制御する
に十分な情報を周辺装置制御ユニットが与えられている
時のサイクル・スチール・データ転送動作中、その後の
データ転送の再開前に中央処理装置による特別処理を必
要とする例外的な条件が現在のデータ転送の完了前に生
ずることがある。

通常、直接的プログラム制御、サイクル・スチール、又
は共通インターフェースによる割込みリクエスト転送を
処理するようになっている入出力制御システムは任意の
形式のリクエストを処理するのではなくインターフェー
ス・バスにおけるこれら状況の各々を排他的に処理しな
ければならない。

従来のシステムでは、未知の割込みリクエスト（その割
込みリクエストの優先順位を信号する）に応答するため
のボーリング・ロジックが設けられた。

そしてその割込みリクエストはそのリクエストの優先順
位を信号した。入出力制御ロジックはボールされる割込
みリクエストの優先順位を中央処理装置からの標識と結
合した逐次ボール信号によって応答し、インターフェー
ス・バスのその後の使用のために適当な周辺装置制御ュ
ニッＮ．こよる選択を行わせる。周辺装置制御ユニット
により行われた優先順位割込みリクエストは中央処理装
置により修正可能である。しかし、これら従来のシステ
ムでは、周辺装置制御ユニットの優先順位レベルの修正
はその周辺装置制御ユニットと関連した周辺装置が前の
コマンド五こよりビジイでない場合に行われるだけであ
る。更に、サイクル・スチール・データ転送を割込みリ
クエスト処理と結合する従来のシステムは要求された２
つの形式のコミュニケーションのためのポールするよう
中央処理装置の入出力制御ロジック及び周辺装置制御ユ
ニット内に別個のロジックを設ける必要があつた。すべ
てがサービスをリクエストしている複数個の周辺装置制
御ユニットの１つを選択するために逐次ボール信号を使
用する従来のシステムはその逐次ポール信号を次に続く
周辺装置へ伝えるために各周辺装置制御ユニット内のロ
ジックの使用を必要とする。

これらの従来のシステムでは、特定の周辺装置制御ユニ
ット又は周辺装置が入出力バスから物理的に除かれる場
合適正なボール伝播の機能が不可能となることは明らか
である。発明の概略 前述のような融通性の欠除及び別個の回路を設ける費用
からみて、本発明の主な目的は並列的入出力のための直
列的ボーリング機構を提供することにあり、そのボーリ
ング機構では周辺装置制御ユニットのロジック及び中央
処理装置の入出力制御ロジックが割込みリクエスト及び
サイクル・スチール・データ転送リクエストのために複
数個の周辺装置をボールするという目的に関してはそれ
ぞれ共適している。

本発明のもう１つの目的はすべての周辺装置制御ユニッ
トへのボール信号の適正な伝播がインターフェース・バ
ス上の１つ置きの周辺装置制御ユニットを物理的に除去
するように作用することができる逐次式ボーリング機構
を提供することにある。

これらの目的は中央処理装置の入出力制御ロジック及び
周辺装置制御ユニット内に共通の回路を設けることによ
って達成される。

その入出力制御ロジックにおけるロジックは種々の優先
順位の割込みリクエスト及びサイクル・スチール転送リ
クエストを受け、そして周辺装置制御ユニットからの特
定のリクエスト・ィン線において信号されたサイクル・
スチール転送リクエスト又は或る特定の割込みレベルで
の割込みリクエストに対してポールするよう選択する。
伝播されるべきポール信号が割込みリクエストのためで
あることを入出力制御ロジックが決定した場合、ポール
同定バスはポールされる割込みレベルを表わすコード化
された情報を与えられる。しかし、サイクル・スチール
転送リクエストがポールされるべきことを入出力制御ロ
ジックが決定する場合、ポール同定信号線はサイクル・
スチール転送のためのポールを表わす所定のコードを与
えられる。周辺装置制御ユニットにおいてサイクル・ス
チール転送リクエストと共にポール信号の受取り及びサ
イクル・スチール・ポール同定を認識することによって
、そのポール信号を受ける第１の周辺装置制御ユニット
はそのポールを捕捉し、そのポールのそれ以後の伝播を
阻止し、そしてそのポールの捕捉を表わすポール・リタ
ーン信号を入出力制御ロジックへ発生する。

それ以後のポール伝播の阻止及びポール・リターン信号
の発生は、割込みリクエストに対するポール同定がその
入出力制御ロジックへその割込みリクエストを発生した
周辺装置制御ユニットの現在の割込みレベルと一致する
時にも、起り得る。１つ置きの周辺装置制御ユニットの
物理的除去は各周辺装置制御ユニットをしてポール伝播
信号を次の周辺装置制御ユニットへ発生せしめること（
伝播されたポール信号は実際には２つの別個のポール信
号である）によって達成可能である。

それら伝播されたポール信号の第１のものは物理的に次
に隣接する周辺装置制御ユニットへ与えられるであろう
。伝播されたポール信号のもう１つのものは２番副こ後
続する物理的な周辺装置制御ユニットへ転送されるであ
ろう。各周辺装置制御ユニットは第１番割こ隣接して先
行する（即ち直前の）周辺装置制御ユニットからの発生
されたポール信号及びその第１番目の周辺装置制御ユニ
ットに隣接して先行する（即ち２つ前の）周辺装置制御
ユニットからの伝播されたポール信号の両方を受ける時
に内部ポール信号を発生する。１つの周辺装置制御ユニ
ットがインターフェース・バスから物理的に除かれる場
合、除去されたポール伝播信号線は後続の周辺装置制御
ユニットのポール受取り機構をして１つの伝播されたポ
ール信号の正規の受取りを表わすレベルにクランプせし
める。

実施例の説明データ処理システム 本発明の全体的な構成が第１図に示される。

本発明は中央処理装置（ＣＰＵ）３０、データ、機械命
令及び入出力（１／０）制御情報を貯蔵するための主記
憶装置３１、そして１／０制御ロジック（チャネル）３
２を含むデータ処理システムにおいて利用される。本発
明は１／０インターフェース（１／Ｆ）バス３５を利用
して周辺装置制御ユニット３４を介し１／０装置（即ち
、周辺装層）３３へデータ及び制御情報の転送の制御を
処理するものである。１／０インターフェース３５はデ
ータ、アドレス情報及び制御情報の転送のために種々の
周辺装置制御ユニットを並列に接続している。

ポール信号は線３６上に示され、そしてその線は特定の
転送サイクル中１／０インターフェース３５に接続する
ための特定の１／０装置３３を選択するために周辺装置
制御ユニット３４を直列に相互接続している。本発明を
利用するデータ処理システムの物理的表示が第２図に示
される。

その物理的配列は電源３７、ラック又は力−ド・ファイ
ル３８及び複数個のプラグ接続可能なカード３９より成
り、それらカード３９はデータ処理システムの種々の装
置を形成する回路を含んでいる。３つのカード４０，４
１及び４２は中央処理装置（プロセッサ）３０を構成す
る回路を含んでいる。

それら処理装置カード上には１／０制御ロジック３２の
種々の部分が分布されている。所望の記憶量に従って多
数の記憶カード４３がカード・ファイル３８にプラグ接
続される。第１図に示された周辺装置制御ユニット３４
は選択された複数個のカード４４の各々によって表わさ
れる。そのシステムに追加の１／０装置を接続したい場
合、リパワー及びアイソレーション・カード４５が含ま
れてもよい。任意の追加のラックがパワーを失いそれに
よって１／０インターフェース３５を不作動にする場合
、リパワー・カード４５は追加のラックへの１／０イン
ターフェース線３５をリパヮーし第２図に示される素子
を隔離するという機能を有する。カード４２はそのデ−
タ処理システムのためのマイクロプログラム制御機構を
含む読取専用記憶装置（ＲＯＳ）である。

アドレス・カード４１はデータ・レジスタ及びステータ
ス・レジスタのようなプログラム・アクセス可能なハー
ドウェアをすべて含み、記憶装置３１及び１／０装置３
３をアクセスするために使用されるアドレスを形成する
。データ・カード４川ますべての演算及び論理オペレー
ションを行い、１／０インターフェース３５及び言己億
装置３１への及びそれらからのデータに対するゲート作
用を行う。ィン夕−フェース線 第３図には、アドレス・カード４１、データ・力−ド４
０及びＲＯＳカード４２の間に分布して設けられた１／
０制御ロジック３２が示される。

更に、周辺袋瞳３３のための第２図の周辺装置制御ユニ
ット・カード４４も示される。本発明によるインターフ
ェース・バス３５は任意の数の種々な装置３３に適応し
得る。しかし好ましい実施例によれば、１つの周辺装置
制御ユニット３４を表わす各周辺装置制御ユニット・カ
ード４４はチャネル・ロジック４６とマイクロ・プロセ
ッサ４７との間で分けられた共通回路を持つであろう。
その共通回路には、制御されるべき特定の装置３３に依
存する周辺装置ロジック４８が加えられる。好ましい実
施例に従って以下に述べる周辺装置制御ユニット３４の
オペレーションの説明はマイク。・プロセッサ４７のオ
ペレーションの説明である。しかし、共通回路４６及び
４７は組合せ的及び逐次的なロジックのみから成るもの
でよい。１／０装置３３と１／０制御ロジック３２との
間のコミュニケーションには３つの基本的な形式があり
、装置３３の型によっては１／０インターフェース３５
上には８１本までの線の使用を必要とするものがある。

２つの形式のコミュニケーションはオベレート１／０（
０１０）として表わされるプログラム命令によって開始
される。

これら２つの形式のコミュニケーションは主としてデー
タの交換のためのものであり、直接的プログラム制御（
ＤＰＣ）転送又はサイクルスチール（ＣＳ）転送として
表わされる。ＤＰＣ形式の転送では、各０１０命令は記
憶装置３１と１／０装置３３との間でどちらかの方向に
１項目の情報の転送を生じさせる。サイクル・スチール
形式の転送は処理装置３０１こよって開始され、そして
記憶装置３１と周辺装置３３との間の複数の項目のデー
タの転送を制御するよう周辺装置制御ユニット３４がそ
の後使用するために、その周辺装置制御ユニット３４へ
１／○コマンド情報を転送することを含んでいる。この
転送は他の処理装置オペレーションと関係なく且つそれ
と同時に生ずる。処理装置３０と１／０装置３３との間
で必要とされる第３の形式のコミュニケーションは周辺
装置３３による処理装置サービスを求めるリクエストに
応答して処理装置３０‘こおけるプログラム割込みシー
ケンスの開始である。これらの形式のコミュニケーショ
ンを得るための、１／０制御ロジック３２、インターフ
ェース・バス３５及び周辺装置制御ユニット３４の相互
作用が以下で詳しく説明される。

１／０インターフェース３５の８１本の線の各々が第３
図を利用して簡単に定義される。

そのオペレーションにとって必須の２つの双方向バスが
あり、これらは１７ビット双方向アドレス・バス４９及
び１６ビット十２パリティ・ビット１／０データリゞス
５０を含んでいる。データ・バス５０１こよりデータ又
は１／０制御情報を転送するために、０１０命令の解読
に応答して１／０インターフェース３５におけるコミュ
ニケーションを制御するには、アドレス・バス４９の使
用を必要とする。

その転送を制御するために必要なその他のインターフェ
ース線はアドレス・ゲート線５１、アドレス・ゲート・
リターン線５２、条件コード・イン・バス５３及びデー
タ・ストローブ線５４であり、そのコミュニケーション
を制御するように適正なシーケンスで付勢される。サイ
クル・スチール（ＣＳ）コミュニケ−シヨン中、データ
・バス５０によるデータの転送及びアドレス・バス４９
による主記憶装置アドレス情報の転送は周辺装置制御ユ
ニット３４から作動される。

この型の転送に対して必要されるインターフェース３５
の追加の線はサービス・ゲート信号線５５、サービス・
ゲート・リターン線５６、入出力ィンディケータ線５７
、ワードノバイト・ィンテイケータ線５８及びＲＯＳカ
ード４２とアドレス・カード４１との間に設けられた４
ビット・ステータス・バス５９を含むものである。中央
処理装置３０及び記憶装置３１が記憶装置保護機構を設
けられている場合、条件コード・バス５３が周辺装置制
御ユニット３４から記憶装置保護機構へ記憶装置保護キ
ーを転送するためにＣＳオペレーション中利用される。
通常、１／０制御ロジック３２と周辺装置制御ユニット
３４との間のサイクル・スチール情報の転送は単一の転
送に関連しており、それに続くオペレーションは他の周
辺装置を選択するものである。

もう１つの型の転送が行われてもよく、そしてそれはバ
ースト・リターン線６０上の信号によって表わされる。
そのバースト・リターン信号は周辺装置制御ユニット３
４及び１／０制御ｏジック３２の両方における制御部を
付勢し、１／０装置３３の１つの選択に応答して、他１
／０装置を選択する前に１／０インターフェースバス３
５によるサイクル・スチール情報の複数の転送を可能に
する。第３の基本的形成のコミュニケーションは或る特
定の１／０装置３３が中央処理装置３川こ割込みするこ
とを望んでいるということを１／０制御ロジック３２に
信号する必要があるものである。

主に関連するインターフェース線３５はリクエスト・ィ
ン・バス６１及びポール同定バス６２である。更に十分
に説明するために、周辺装置制御ユニット３４は「準備
（Ｐｒｅｐａｒｅ）」コマンドによって特定の優先順位
割込みレベルを割当てられる。その割当てられた割込み
レベルは４つの相異なるレベルのうちの１つでよいが、
本願の概念はこの点に関して１６までの相異なるレベル
に適用可能である。１／０装置３３が割込みサービスを
要求する時、周辺装置制御ユニット３４のチャネル・イ
ンターフェース・ロジック４６の一部分はバス６１にお
ける４本の線の特定の１つを付勢して割込みリクエスト
を表わす。

付勢されたバス６１における線のうちの特定の１つは割
当てられた優先順位割込みレベルと関連している。バス
６１における１つの追加の線はビット１６として表わさ
れ、そしてサイクル・スチール形式の転送を利用する１
／０装置３３による転送の必要性を１／○制御ロジック
３２に知らせるように付勢される。特定の周辺装置３３
が優先順位割込みリクエスト又はサイクル・スチール・
リクエストをバス６１上に信号した時、１／０制御ロジ
ック３２及びＣＰＵ３０における割込み制御ロジックは
複数の割込みレベル又はサイクル・スチールのうちのど
れが１／０制御ロジック３２及び装置３３の間の接続を
設定するのを認められるかを決定する。

ポール同定バス６２はどの割込み優先順位レベルが認め
られるであろうかを表わすよう／ぐィナリ情報でもつて
コード化されるか、或いは任意のサイクル・スチール・
リクエストが認められるであろうことを表わす特定のバ
ィナリ・コードをポール同定バス６２上に信号するであ
ろう。割込みリクエスト又はサイクル・スチール・リク
エストに応答して１／０インターフェースバス３５への
接続を許されるべき装置３３の選択の一部として、１／
０制御ロジック３２はポール信号６３及びポール・プラ
イム信号６４を発生する。

それら信号６３及び６４はインターフェース・バス３５
に接続されたすべての周辺装置制御ユニット３４を介し
て逐次に伝播される。バス３５の使用のための周辺装置
選択の一部として、ポール及びポール・プライム信号６
３及び６４はポール同定バス６２上のコード化された情
報と相互作用して特定の周辺装置制御ユニット３４を選
択させる。周辺装置制御ユニット３４が現在の優先順位
割込みレベルに対応するバス６２上のポール同定を認識
する時、或いはそれがサイクル・スチール転送を必要と
し特定の同定コードを認識し更にポール信号６３及びポ
ール・プライム信号６４も認識する時、選択が行われそ
してこの事実はポール・リターン信号線６５によって１
／０制御ロジック３２に戻される。周辺装置制御ユニッ
ト３４によるポール及びポール・プライム信号の受信及
びポール同定バス６２上の適正なコードの認識がない場
合、周辺装置制御ユニット３４はポール及びポール・プ
ライム信号６３及び６４を次に続く周辺装置制御ユニッ
ト３４へ伝播する。前述されず且つ本発明の一部を形成
するものではないインターフェース・バス３５上のその
他の信号線が１／０インターフェースバス３５の好まし
い実施例に含まれる。

これらの線は前に開始した装置を停止させるための停止
又は機械チェック信号線６５、周辺装置３３から記憶装
置３１への初期プログラム・ロード中制御及び転送のた
めに利用される２つの線６６、周辺装置制御ユニット３
４の既知の状態にリセットされるためのパワー・オン・
リセット線６７、及び処理装置制御に応答して既知の条
件を設定するためのシステム・リセット線６８を含んで
いる。以下の説明及び他の図面を通して、第３図に示さ
れるような信号線及びバスが表わされる。

大きいバス上の特定／ゞィナリ・ビットへの参照はバス
番号、ハイフン及びビット番号によって表わされる。例
えば、バス６１上の１６として示された線は６１−１６
として表わされる。ＣＰＵ−１／０制御ロジックの全体
的説明第１図に示された１／０制御ロジック３２の主要
な機能的素子が第４図に示される。

本発明の好ましい実施例は中央処理装置３０によって使
用可能であり、処理装置３０‘こおいて実行される特定
のプログラムの重要性のレベルを表わすための論理機構
を有する。現在のレベルよりも重要な又は重要でないプ
ログラムの実行に対する如何なるリクエストもそのよう
なりクヱストに対する処理装置３０の応答を決定する。
１／０制御ロジック３２の一部として、バス６１上に信
号された１／０装置からの割込みリクエストと重要性と
現しベル・レジスタ７０に示された現在の処理装置プロ
グラムの重要性のレベルとを比較するための割込みロジ
ック６９がある。

多くの他のデータ処理システムにおけるように、任意の
特定の割込みを有効なものにする能力はしジスタ７１に
含まれた割込みマスクの使用によって修正可能である。
現しベル・レジスタ７０及び割込みマスク・レジスタ７
１の内容はプログラムされた命令に従って処理装置デー
タ・バス７２上のデータによって修正可能である。現し
ベル・レジス夕７０、マスク７１及び６１上の割込みリ
クエストのレベルに従って、処理装置３０の謙取専用記
憶装置（ＲＯＳ）制御装置は現しベルでのオペレーショ
ンを中断して割込みを生じさせるよう処理装置３０を制
御するための要求を線７３によって知らせる。処理装置
３０における必要なハウスキーピング機能の後、謙取専
用記憶装置制御機構はバス６１−１６上に示された割込
みリクエスト又はサイクル・スチール・リクエストが許
され得ることを示す信号を線７４上に戻す。

この時点で、処理袋道３０及び記憶装置３１に貯蔵され
たプログラムは許されようとしているリクエストを行っ
た特定の周辺装置の識別標識を知らない。

従って、１／０制御ロジック３２は更にポール・シーケ
ンス制御機構７５を含んでおり、それはサイクル・スチ
ール・リクエストが許されようとしているかどうかを表
わす艮０ち許されようとしている特定の優先順位割込み
レベルを表わす、ポール同定バス６２上のコード化され
た情報と共に線６３上のポール信号を生じさせる。或る
装置３３がポール信号６３を捕えたことを表わすポール
・リターン線６５上の信号に応答して、ポール・シーケ
ンス制御装置７５は１／０制御ロジック３２及び周辺装
置制御ユニット３４の間での必要な信号交換を生じさせ
る。１／０制御ロジック３２における信号の転送の制御
及びそれに対する応答はインターフェース・ゲート制御
装置７６とよばれるロジックにおいて行われる。

前述のように、割込み又はサイクル・スチールのための
ポール・シーケンスが開始された場合、インターフェー
ス・ゲート制御装置７６において付勢され且つ応答され
る主要な信号線はサービス・ゲート５５、サービス・ゲ
ート・リターン５６、及びデータ・ストローブ５４であ
る。サイクル・スチール転送に対する選択が行われた場
合、バス５９上の種種のサイクル・スチール・ステータ
ン情報が周辺装置制御ユニット３４へ転送されサイクル
・スチール・オペレーションの種々の条件を表わす。イ
ンターフェース・ゲート制御装置７６が開始し情報転送
を制御しようとする場合、オベレート１／０（０１０）
命令の解読を表わす線７７上の信号が処理装置３０の命
令レジスタから受信される。

線７７上の信号に対する応答はアドレス・ゲート５１、
アドレス・ゲート・リターン５２及びデータ・ストロー
ブ５４という信号の付勢及びそれらに対する応答を必要
とする。更に、アドレスされた周辺装置制御ユニット３
４による各０１０命令に対する応答は条件コード・イン
・バス５３上の情報によって信号され、そしてそれは３
本の線７９によって処理装置３０におけるレベル・ステ
ータス・レジスタへ表示のために条件コード・ラッチ７
８に入れられる。サイクル・スチール転送が生じつつあ
る場合、記憶装置保護キーが８０１こよって記憶装置保
護機構へ送られる。インターフェース・チェック制御ロ
ジック８１は１／０制御ロジック・シーケンスのオペレ
ーションが正しいことを表わす信号を線８２上にそして
他の１／０装置に関連したエラーを表わす信号を１／０
チェック線８３上に発生し、サイクル・スチール・デー
タ転送中にパリティ・エラーが検出されたことを表わす
線８４上の信号に応答する。

ＰＳＷは処理装置３０における処理装置ステータス・ワ
ードを意味する。凶Ｗはデータ処理システム内の種々の
エラー及び例外をモニタし表示するためにプログラム制
御装置によって感知可能である。１／０制御ロジック３
２と記憶装置３１との間のタイミングの制御は一般に線
８５によって達せられる。

１／０シーケンスの終了は線８６によって処理装置３０
へ信号され、データ転送を得るに必要な処理装置３０内
のゲートＡ，Ｂ，Ｃは制御は３本の線８７によって信号
される。

処理装置３０１こよる１／０停止命令は解読は線８８！
「こよってインターフェース・ゲート制御装置７６に信
号され、１／０制御機構をリセットしようとする要求は
処理装置３０から線８９によって信号される。サイクル
・スチール・オペレーション中、記憶装置３１へのデー
タの転送においてインターフェースで検出されたパリテ
ィ・エラーは線９川こよって信号される。処理装置３０
へのその他の種々の線が第４図に示され、そしてそれら
は自明のものであり、本発明のオペレーションを理解す
るに必要なものではない。第５図及び第６図には１／０
オペレーションを得るための処理装置３０における種々
のレジスタ及びバスが示される。

図示のバス及びレジスタはすべて１針固のバィナリ・ビ
ットから成る。処理装置バス７２は演算論理装置、ロー
カル記憶装置及びデータ処理機能を主として関連する他
のレジスタの如きその他の多くの装置を接続されている
。記憶装置３１からのデータはバス９１によって受け取
られ、バス９２によって記憶装置３１へ入れられる。記
憶装置３１から受け取られたデータはそれらが主として
処理装置３０内で使用されるべき時ＣＰＵ記憶装置デー
タ・レジスタ（ＣＰＵＳＤＲ）９３において受け取られ
、そしてサイクル・スチール・オペレーション中周辺装
置３３と記憶装置３１との間でデータが転送されつつあ
る時データはサイクル・スチール記憶装置データ・レジ
スタ（ＣＳＳＤＲ）９４へ入れられる。更に第５図には
オペレーション・レジスタ９５が示され、それはシステ
ムのオペレーション制御のために解読されるべきプログ
ラム命令を記憶装置３１からバス９１及びＣＰＵＳＤＲ
９３を介して受取る。本発明に特に関連するのはオベレ
ート１／０とよばれる命令の解読である。０１０命令が
記憶装置３１から周辺装置３３へのデータの直接的プロ
グラム制御転送を生じさせるためのものである時、その
データは記憶装置３１からバス９１を介して受取られ、
ＣＰＵＳＤＲ９３へ入れられ、バス９６を介して処理装
置バス７２へ転送され、ＣＰＵレジスタ９７の１つに入
れられ、そして１／０制御ロジック３２からの制御に応
答する１／ＦゲートＡ ９９の付勢に応答してバス９８
により１／０データ・バス５０上に与えられる。

１／０装置３３から記憶装置３１へのデータ転送の直接
的プログラム制御は１００と表わされたゲートの付勢に
より１／０デ−夕・バス５０上のデータを処理装置バス
７２へ与えること、そのデータをバス１０１からＣＰＵ
ＳＤＲ９３へ入れること、及びそのデータをバス９２を
介して記憶装置３１へ転送することによって蓮せられる
。

サイクル・スチール・オペレーション中の１／０装置３
３から記憶装置３１へのデータの転送は１／ＦゲートＢ
Ｉ０３の付勢により１／０データ・バス５０からバス
１０２を介してＣＳＳＤＲ９４へのデータの転送、それ
に続いてＣＳＳＤＲ９４からバス９２を介して記憶装置
３１へのデータの転送を含むものである。サイクル・ス
チール出力転送は記憶装置３１からバス９１を介してＣ
ＳＳＤＲ９４へのデータの転送、それに続いて１／Ｆゲ
ートＣ Ｉ０４の付勢によりバス１０５を介して１／０
データ・バス５０へのデータの転送を含むものである。

１／０データ・バス５０からのデー外こ含まれるべきパ
リティ・ビット１０６の発生及び線８４によるパリティ
・エラーの信号発生は１／０オペレーション中インター
フェース・パリティ・チェック発生器１０７において行
われる。

第６図は１／０装置３３と記憶装置３１との間のアドレ
ス情報の転送に必要なバス及び処理装置レジスタを示す
。

アドレスはＣＰＵ記憶装置アドレス・レジスタ（ＣＰＵ
ＳＡＲ）１０９から或いはサイクル・スチール転送中は
サイクル・スチール記憶装置アドレス・レジスタ（ＣＳ
ＳＡＲ）１１０からバス１０８を介して記憶装置３１へ
与えられる。本発明の一部分として、特定の１／０装置
３３の選択及びその装置３３へのコマンドの転送は１／
０アドレス・バス４９を利用して行われる。この情報は
それを処理装置バス７２から受取るＣＰＵレジスタ１１
１から１／０アドレス。バス４９へ与えられる。０１０
一ｍＣＢ−ＤＣＢフオーマット及びタイミング第７図は
第５図のオペレーション・レジスタ９５において解読さ
れる２ワード（３２ビット）のオベレート１／０（０１
０）命令を示し、その命令は処理装置３０からすべての
１／０オペレーションを生じさせる。

それは特権命令であり、スーパーバィザ状態においてフ
ェッチされるだけである。この命令がプロブレム状態に
おいてフェッチされる場合、特権違犯のプログラム・チ
ェックがセットされ、クラス割込みがとられる。この命
令によって発生される有効アドレスは記憶装置３１にお
けるィミディェイト・デバイス制御ブロック（ｍＣＢ）
を指定し、それをアドレスする。

そのｍＣＢはコマンド、フィールド（ビット０−７）、
デバイス・アドレス・フイールド（ビット８−１５）及
びィミディェイト・データ・フィールド（ビット１６−
３１）を含んでいる。コマンド・フィールドでは、最初
の１６隻数（ビット０一３）はコマンドの型を表わし、
第２の１６進数（ビット４一７）は修飾部である。

それらコマンドの型は議取り（Ｒｅａｄ）、ＩＤの講取
り（Ｒｅａｄ ＩＤ）、ステータス読取り（Ｒｅａｄｓ
ねｔｕｓ）、書込み（Ｗｍｅ）、準備（Ｐｒｅｐａｒｅ
）、制御（Ｃｏｎｔｒｏｌ）、デバイス・リセット（Ｄ
ｅｖｉｃｅＲｅｓｅｔ）、スタート（Ｓｔａ比）、サイ
クル・スチール・ステータス・スタート（ＳねｒｔＣｙ
ｃｌｅＳｔｅａｌＳＰｔｕｓ）及び１／０停止（舷ｌｔ
ｌ／０）である。デバイス・アドレス・フィールドは
周辺装置３３のアドレスを含んでいる。

装置３３のアドレスは各周辺装置制御ユニット３４にお
けるスイッチ又はジャンパにより選択可能である。直接
的プログラム制御（ＤＰＣ）オペレーションに対しては
、記憶装置３１におけるＩＤＣＢのィミディェイト・フ
ィールドは記憶装置３１から１／０装置３３へ転送され
るべきワード及び記憶装置３１に記憶されるべき装置３
３からのワードを含んでいる。

サイクル・スチール・オペレーションに対しては、イミ
デイェイト・フィールドはデバイス制御ブロック（ＤＣ
Ｂ）の記憶装置３１におけるアドレスを含んでいる。論
取りコマンドはアドレスされた周辺装置３３からＩＤＣ
Ｂのイミデイエイト・フイールド・ワ−ド‘こワ−ド又
はバイトを転送する。

１つのバイトが転送される場合、それはデータ・ワード
のビット２４−３１に置かれる。

ＩＤ議取りコマンドは周辺装置３３からｍＣＢのィミデ
ィェィト・フィールド‘こ識別ワードを転送する。

そのデバイス識別ワードはそのデバイス即ち周辺装置に
ついての実際の情報を含み、システム構成をタビュレー
トするような動的プログラミングによって使用される。
このワードは割込み処理と関連する割込みＩＤワードに
関係ない。ステータス読取りコマンドは周辺装置３３か
らｍＣＢのイミデイエイト・フイールドにデバイス・ス
テータス・ワードを転送する。そのステ−タス・ワード
の内容は周辺装置依存のものである。書込みコマンドは
ＩＤＣＢのイミデイェイト・フィールドからそのアドレ
スされた周辺装置３３へデータのワード又はバイトを転
送する。

１つのバイトが転送されるべき場合、それはそのデータ
・ワードのビツド２４−３１に置かれ、ビット１６−２
３は無視される。

準備コマンドは割込みレベルを制御するワードをそのア
ドレスされた周辺装置３３へ転送する。

そのワードはビット１６−２６がゼロ、ビット２７−３
０がレベル・フイールド、そしてビツド３１が１ビット
であるＩＤＣＢの第２のワードから転送される。優先順
位割込みレベルはしベル・フィールド‘こよって装置３
３に割当てられる。１ビット（デバイス・マスク）はデ
バイス割込み能力を制御する。

１ビットが１に等しい場合、その周辺装置は割込みを許
される。

「制御」コマンドはアドレスされた周辺装置３３におい
て制御作用を開始させる。

ＩＤＣＢのイミデイェイト・フィールドからそのアドレ
スされた装置へのワード又はバイトの転送はその装置の
要件に従って生じたり生じなかったりする。デバイス・
リセツト・コマンドはそのアドレスされた周辺装置３３
をリセットする。

この装置からの未決の割込みはクリアされる。デバイス
・マスク（１ビット）は変更されない。スタート・コマ
ンドはアドレスされた周辺装置３３に対するサイクル・
スチール・オペレーションを開始させる。

ＩＤＣＢの第２ワード即ちィミディェィト・フィールド
は周辺装置制御ユニット３４へ転送される。それはそれ
以上のオペレーションを制御するために周辺装置制御ユ
ニット３４によって使用されるべきデバイス制御ブロッ
ク（ＤＣＢ）の１６ビットの記憶装置アドレスを含んで
いる。サイクル・スチール・ステータス・スタート・コ
マンドはアドレスされた周辺装置３３に対するサイクル
・スチール・オペレーションを開始させる。

その目的は前のサイクル・スチール・オペレーションに
関するステータス情報を集めることである。ＩＤＣＢの
イミデイェイト・フィールドは周辺装置制御ユニット３
４へ転送され、ＤＣＢの１６ビット・アドレスを含んで
いる。１／０停止コマンドは１／０インターフェース３
５に関するすべての１／０作動を停止させる１／０制御
ロジック３２に関するコマンドである。

このコマンド‘こ関連するデータはない。未決のデバイ
ス割込みは払われる。デバイス（周辺装置）優先順位割
込みレベルの割当て及びデバイス・マスク（１ビット）
は変更されない。第８図は第５図のレジスタ９７及び第
６図のレジスタ１１１の内容、及びインターフェース３
５の種々な線における信号のタイミングを示す。

これは０１０命令がＤＰＣ読取りに対するものか又は書
込みに対するものかを解読される時サイクル・スチール
・オペレーションに関するＤＣＢアドレスの転送又は準
備コマンド‘こ関する割込みレベルの転送という最初の
作用を表わす。データ・バス５０‘まオベレート１／０
命令によってアドレスされた記憶装置３１内のＩＤＣＢ
のィミティェィト・フィールドと周辺装置３３との間で
転送されるデー外こよって付勢される。アドレス・バス
４９のビット０−１６はＩＤＣＤの第１ワードを含んで
いる。

アドレス・バス４９はアドレス・ゲート５１の付勢の前
及びアドレス・ゲート・リターン５２の滅勢まで付勢し
ている。接続された周辺装置のアドレスとバィナリ１の
ビット１６を持ったアドレス・バス４９のビット８一１
５との間の一致は周辺装置制御ユニット３４の初期選択
を構成する。ビット１６はアドレス・バス４９を使う他
のオペレーションとは異なるものとして１／０オペレー
ションに対するアドレス・バス４９の使用を区別するよ
うに第４図のインターフェース・ゲート制御装置７６に
よってデコーダ１１２からアドレス・バス４９に加えら
れる。アドレス・ゲート５１は最初選択に応答しそして
コマンド（ビット０一７のアドレス・バス）によって指
定されたオペレーションを始めるよう周辺装置３３へ信
号するために使用されるアウトバウンド・タグである。

アドレス・ゲート・リターン５２は、アドレス・ゲート
５１を受けそのアドレスを認識しそして条件コード・イ
ン・バス５３上のステータス情報を作動したことを、１
／０制御ロジック３２へ信号するよう周辺装置制御ユニ
ット３４によって付勢されるタグである。

このタグはチャネルの出力において見られるアドレス・
ゲート５１の付勢の時間制限内で付勢しなければならな
い。もし付勢しない場合、条件コード０が１／０制御ロ
ジック３２に戻され、そしてそのシーケンスは中止され
る。アドレス・ゲート５１は城勢し、アドレス・バス４
９はクリアされる。条件コード・ィン・バス５３は２進
コード化された３ビット・フィールドである。

１／０装置３３はアドレス・ゲート・リターン・タグ時
間中にこのバスを介してチャネルヘステータスを送る。

条件コード・ビッドはＣＰＵ３０の現しベル・ステータ
ス・レジスタ（瓜Ｒ）に置かれる。条件コードの値及び
意味が表１に示される。表１ 条件コードの値 意味 ０ 周辺装置が接続されてない １ ビジイ ２ リセット後ビジィ ３ コマンド拒否 ４ 介在を必要とする ５ インターフェース・データ・チェック ６ 制御装置ビジィ ７ 満足 データ・ストローブ５４は１／０制御ロジック３２によ
って発生されるアウトバウンド信号であり、周辺装置に
送られるデータをレジスタするようその周辺装置によっ
て使用されてもよい。

データ・ストローブ５４はアドレス・ゲート５１を滅勢
と共に城勢する。第９図、第１０図及び第１１図はサイ
クル・スチール入出力オペレーションをもっと詳しく説
明するために利用される。

第９図において、記憶装置アドレス２００を持った０１
０命令の解読によって処理装置３０は記憶装置３１にお
けるロケーシヨン２００をアドレスしそこからｍＣＢＩ
１ ３の２ワードをアクセスする。そのＩＤＣＢは第
８図に示されたシーケンスに従ったｍＣＢのデバイス（
周辺装置）アドレス部分によって選択された周辺装置制
御ユニット３４へ転送される。ｍＣＢのィミディェィト
・フィールドは記憶装置３１における周辺装置制御ブロ
ック１１４のロケーションのアドレスを表わす。サイク
ル・スチール・スタート・コマンド又はサイクル・スチ
ール・ステータス・スタート・コマンド‘ま周辺装置制
御ユニット３４において解読され、そしてその周辺装置
制御ユニット３４へＤＣＢＩ １４を転送するために記
憶装置３１に対するアドレス情報５００を使って第１の
サイクル・スチール・オペレーションを開始する。ＤＣ
Ｂの内容はそのデータ転送と関連する記憶装置３１にお
けるアドレスを表わし、そして第９図に示されるように
記憶装置３１のアドレス８００をロケートされそれによ
ってデータ領域１１５を定義することがわかる。

転送されるべきデータの量はバイト・カウント・フィー
ルドーこよって指定される。ＯＣＢＩ１４によって制御
された転送が終了する時、連鎖されたＤＣＢＩ １６と
して表わされたもう１つのＤＣＢが前に選択された周辺
装置３３に対してそれ以上の制御を与えるために周辺装
置制御ユニット３４へ転送されてもよい。第９図に示さ
れるように、ＤＣＢＩ１４は連鎖されたＤＣＢＩ１６の
記憶装置３１におけるアドレスを与える制御情報を含み
、それはアドレス６００で始まるよう記憶装置３１にお
いてロケートされる。サイクル・スチール・オペレーシ
ョン中、ＤＣＢを構成する８個のワードの各々は前に選
択された周辺装置制御ユニット３４へサイクル・スチー
ル・リクエストに基いて転送される。

第１０図は記憶装置３１に含まれたＤＣＢの内容又は０
１０命令に応答して転送されたＩＤＣＢ情報の利用に応
答して周辺装置制御ユニットにより受け取られたＤＣＢ
の内容を表わす。ＤＣＢは記憶装置３１のスーパーバィ
ザ領域にある８ワードの制御ブロックである。

それはサイクル・スチール・オペレーションの特殊のパ
ラメータを示している。周辺装置制御ユニット３４は記
憶装置保護キー０を使ってＤＣＢをフェッチする。以下
の説明は各ＤＣＢの制御ワードの内容を示すものである
。ビット０が１に等しい場合、ＤＣＢ連鎖オペレーショ
ンが表わされる。

現在のＤＣＢオペレーションが成功して完了した後、周
辺装置は割込みを行わない（ＰＣＩ害Ｕ込みは除く）。
その代り、周辺装置はその連鎖における次のＤＣＢをフ
ェッチする。ビット１が１に等しい場合、周辺装置はＤ
ＣＢフェッチの完了時にプログラム制御された割込み（
ＰＣＩ）を与える。

未決のＰＣＩはそのＤＣＢと関連するデータ転送を禁止
する。周辺装置が次の割込発生条件に遭遇する時にＰＣ
Ｉが未決である場合、そのＰＣＩ条件は放棄され新しい
割込み条件と置換される。ビット２の設定はデータ転送
の方向を周辺装置に知らせる。

即ち、０は出力（主記憶装置から周辺装置へ）であり、
１は入力（周辺装置から主記憶装置へ）である。１つの
ＤＣＢオペレーションの下での双方向のデータ転送に対
してはこのビットは１にセットされなければならない。

データ転送を伴わない制御オペレーションに対しては、
このビットは０にセットされなければならない。ビット
３が１に等しい場合、データの転送はバースト・モード
で生ずる。このモードはそのＤＣＢと関連する最後のデ
ータ転送が完了するまでチャネル及び１／０インターフ
ェースをその周辺装置に委ねる。ビット４が１に等しい
場合、不正の長さレコードが知らされる。

周辺装置はオペレーションを続ける。不正の長さレコー
ドのクラスは、【１は旨定されたカウントよりも長いレ
コード及び【２｝指定されたカウントよりも短いレコー
ド、である。不正のレコード長の知らせは個々の周辺装
置に依り１つ又は２つのクラスに対して抑止されてもよ
い。ビット５一７はサイクル・スチール・アドレス・キ
ーである。このキーはデータ転送中周辺装置によって与
えられる。それは記憶装置アクセスの管理を確実にする
ために使用される。ビット８一１５は特定の周辺装置に
対する独特な機能を表わすために使用される。

パラメータ・ワード１一３は周辺装置依存の制御ワード
であり、必要に応じて設けられる。

不正長さの抑止（ＳＩＬ）が周辺装置によって使用され
る場合、パラメータ・ワード４はステータス・アドレス
とよばれる１６ビットの記憶装置アドレスを指定する。
このアドレスは次の２つの条件、即ちｍＳＩＬビット（
ＤＣＢ制御ワードのビット４）が０にセットされる及び
■現在のＤＣＢに対するすべてのデータ転送がエラーな
いこ完了した、が遭遇する時に貯蔵される残りのステー
タス・フロックを指示する。その残りのステータス・フ
ロツクの大きさは個々の周辺装置によって１ワードから
３ワードまで変る。

第１ワードの残りのバイト・カウントを含んでいる。他
のワード（最大２つ）は周辺装置に依存するステータス
情報を含んでいる。不正長さの抑止が周辺装置によって
使用されない場合、パラメータ・ワード４の意味は周辺
装置に依存するものであり、パラメータ・ワード４の意
味は周辺装置に依存するものであり、パラメータ・ワー
ド１一３と同じ意味を持つ。

ＤＣＢ連鎖ビッド（制御ワードのビツド０）が１に等し
い場合、パラメータ・ワード５はその連鎖における次の
ＤＣＢの１６ビットの主記憶装置アドレスを指定する。

連鎖が表示されない場合、このパラメータ・ワードは周
辺装置に依存する。カウント・ワードは現在のＤＣＢに
対して転送されるべきデータ・バイトの数を表わす１６
ビットの符号のない整数を含んでいる。カウントは０及
至６５５３５の範囲でバイトを指定する。それはサイク
ル・スチール・ステータス・スタート・オペレーション
に対しても同じでなければならない。データ・アドレス
・ワードはデータ転送に対する主記憶装置の開始アドレ
スを含んでいる。サイクル・スチール機構はＣＰＵ３０
が他の処理を行っている間１／０装置３３に対するデー
タ・サービスを可能にする。この車畳したオペレーショ
ンは複数のデータ転送が１つのオベレート１／０命令に
よって開始されるのを可能にする。ＣＰＵはオベレート
１／０命令を実行し、そして１／０装置が主記憶装置３
１のデータ・サイクルを必要に応じてスチールする間命
令の流れを処理し続ける。そのオペレーションはいつも
その１／○装置からの優先順位割込みによって中止する
。サイクル・スチール転送を再開する複数の１／０装置
相互間の競合を解決するために、ポール・タグ６３がチ
ャネルによって発生される。そのポール・タグは同じレ
ベルにおける優先順位割込みに関する競合をも解決する
。すべてのサイクル・スチール・オペレーションは周辺
装置の特別機構に基し、て設けられるいくつかの能力を
含んでいる。

即ち、１ バースト・モード ２ コマンド連鎖 ３ データ連鎖 ４ プログラム制御された割込み（ＰＣＩ）５ バイト
又はワード毎の記憶装置アドレス及びデータ転送すべて
のサイクル・スチール・オペレーションは優先順位割込
みで中止する。

サイクル・スチール・スタート・コマンドの目的はデー
タ転送である。

サイクル・スチール・ステータス・スタート・コマンド
の目的は前のサイクル・スチール・オペレーションがエ
ラー又は例外条件によって中止する場合にその周辺装置
から残りのパラメータを得ることである。ＤＣＢフオー
マットは正規のサイクル・スチール・オペレーションに
対するものと同じであり、ワード１一５が０にセットさ
れる。サイクル・スチール・ステータス・スタート・オ
ペレーション中、データはＤＣＢで指定されたデータ・
アドレスで開始する主記憶装置３１に転送される。

このデ−夕は残りパラメータ及び周辺装置依存のステー
タス情報より成る。転送される第１ワードはスタート・
コマンドと関連する最後に試みられたサイクル・スチー
ル転送の主記憶装置アドレスを含んでいる。サイクル・
スチール・ステータス・スタート・オペレーション中に
エラーが生ずる場合、このアドレスは変更されない。残
りアドレスはデータ・アドレス、ＤＣＢアドレス又は残
りステータス・ブロックのアドレスでよく、パワー・オ
ン・リセット（電源のリセット）によってのみクリアさ
れる。それはサイクル・スチール転送の実行の際に現サ
イクル・スチール記憶装置アドレスに更新される。ワー
ド転送に関しては、残りのアドレスはそのワードの上位
桁バイトを指定する。デバイス（１／０装置）リセット
、１／０停止、機械チェック、及びシステム・リセット
は１／０装置における残りアドレスに関して影響を与え
ない。転送される第２ワードは１つの１／０装置の残り
バイト・カウントを含んでいる。

その残りバイト・カウントはスタート・コマンドもこ関
連するＤＣＢのカウント・フイールドもこよって初期設
定され、各データ・バイトがサイクル・スチール・オペ
レーションによって正しく転送される時に更新される。
それは残りステータス・フロックへのサイクル・スチー
ル転送によっては更新されない。サイクル・スチール・
ステータス・スタート・オペレーション中にエラーが生
ずる場合には残りバイト・カウントは変更されない。そ
れは、‘１１／ゞワー・オン・リセット、（２）システ
ム・リセツト、｛３｝１／０装置リセット、‘４｝１／
０停止及び５機械チェックの条件によってリセットされ
る。１／０装置のサイクル・スチール・ステータス・ワ
ードーの内容はその１／０装置が、ｍ不正長の抑止（Ｓ
ＩＬ）を持ってない、又は｛２）サイクル・スチール・
ステータスの一部として残りバイト・カウントを貯蔵し
てない、場合には１／０装置に依存する。

その他の１／０装置依存ステータス・ワードは１／０装
置の型に依って転送可能である。

次の２つの条件が１ノ○装置依存ステータス・ワード‘
こおいてビットをセットされる。１ 例外割込みを生じ
させる１／０コマンドの実行２ エラー又は例外を示す
１／０装置における非同期条件それらビットは次のよう
にリセツトされる。

１ 前記の第１条件に対しては、それらビットは例外割
込みに続く次の１／０コマンド（サイクル・スチール・
ステータス・スタートを除く）受付けによってリセット
される。

これらビットはパワー・オン・リセット、システム・リ
セツト、又は１／０停止コマンドの実行によってもリセ
ットされる。２ 第２条件に対しては、それらビットは
１／０装置依存に従ってリセットされる。

第１１図は使用されるインターフェース３５の線及びサ
イクル・スチール・オペレーション中のタイミングを示
す。

このオペレーションの前にその１／０装置は、ボーリン
グ・シーケンスでもつて応答し且つこの１／０装置にそ
のポールを捕えさせた１／０制御ロジック３２へサイク
ル・スチール．リクエスト（リクエスト・イン・バス６
１におけるビット１６）を送っていた。サービス・ゲー
ト５５はポール６４を捕えたことを１／０装置３３に示
すために１／０制御ロジック３２によって付勢され、そ
してデータ転送が始まってもよいことをポール・リター
ン６５が信号する。

１／０装置がサービス・ゲート５５を検出する時、必要
なデータ及び制御情報を１／０インターフェース３５上
に置いたことを示すためにその１／０装置はチャネル３
２へサービス・ゲート・リターン５６を送る。

転送のために１／０装置により与えられた如何なるデー
タもこの夕グー線の付勢よりも遅くは作動されない。こ
のタグ線は１／○装置の出力で見られるサービス・ゲー
ト５５及びデータ・スト。ーブ５４の滅勢後直ちに滅勢
し得る。アドレス・バス４９は転送されるべきワードに
対して使用される記憶装置３１のアドレスを含んでいる
。そのアドレス・バスの内容はアドレス・カード４１に
おけるサイクル・スチールＳＡＲＩＩＯへゲートされる
。記憶装置サイクルが生じ、ワードがサイクル・スチー
ルＳＤＲ９４に置かれる。データ・バス５０は転送され
るワードを含んでいる。条件コード・ィン・バス６３は
記憶装置３１のアクセス中に使用されるべきアドレス・
キーを含んでいる。

条件コード・イン・ビット０，１，２はアドレス・キー
のビット０，１，２に対応する。このバスはサービス・
ゲート・リターン５６の付勢によって作動され、サービ
ス・ゲート５５の滅勢まで維持される。データ・ストロ
ーブ５４はアウト・バウンド・夕グであり、１／０装置
へ送られるデータを貯蔵するようその１／０装置によっ
て使用可能である。

ステータス・バス５９はサイクル・スチール・オペレー
ション中にエラーが検出される場合に周辺装置制御ユニ
ット３４に信号するよう１／０制御ロジック３２によっ
て使用される。

このバスのビットは次のような意味を有する。ビット０
記憶装置データ・チェック ビット１ 無効な記憶装置アドレス ビット２ 保護チェック ビット３ インターフエース・データ・チエツクこのバ
スが作動される場合、１／０装置は割込み時に割込みス
テータス・バイトにおいて表示するための情報を保持す
る。

サイクル・スチール・オペレーションは中止され、その
１／０装置は終了割込みを与える。１／０装置が次の転
送に対するサイクル・スチール・リクエストを既に生じ
ているか又はバースト転送モード｝こある場合、それは
インターフェースに対する更にもう１つのサービスを完
了しなけれ‘まならない。

このサービスはその１／０装置が保持したパラメータが
更新されず又は任意のステータス・ビットが累積される
というダミー・サイクルである。入出力インデイケータ
５７のタグ＝０はそのオペレーションが記憶装置３１か
らの出力であることを１／０制御ロジック３２へ表示し
、タグ＝１はそれが記憶装置３１への入力であることを
表示する。

ワードノバイト・インデイケータ５８のタグ＝０はワー
ド転送が生ずるべきことを１／０制御ロジック３２へ表
示し、タグ＝１はそれがバイト転送であることを表示す
る。

ボーリング 第１２図乃至第１４図は本発明によるボーリングの概念
を総体的に示すものである。

ボーリング・ロジックは割込みリクエスト又はサイクル
・スチール・リクエストに応答する周辺装置制御ユニッ
ト３４の選択に共通である。第１２図に示されたシーケ
ンスによれば、リクエスト・イン・バス６１は割込み処
理を必要とする又はサイクル・スチール・データ転送の
ためにインターフェース・バス３５の使用を必要とする
任意の周辺装置３３によってそのインターフェース・バ
ス３５を介して付勢される。リクエスト・ィン・バス６
１のビット１６とよばれる線は任意の１／０装置がサイ
クル・スチール・データ転送を必要とする時にいつも付
勢される。リクエスト・ィン・バス６１の残りの線はそ
れぞれ特定の割込みレベルと関連している。リクエスト
・ィン・バス６１における線の付勢は任意の１／０装置
が割込み又はサイクル・スチール転送に対するサービス
を必要とする限り定常状態値に保持される。リクエスト
・イン・バス６１におけるリクエストのうちのどれかが
許されなければならないことを１／０制御ロジック３２
が決定する時、ポール同定バス６２の信号線はポール同
定バス６２により表わされた特定の割込みレベルでサイ
クル・スチール転送又は割込み処理のどちらに対してポ
ール及び選択プロセスが開始されようとしているかをす
べての１／０装置に表示するためにコード化形式で付勢
される。

ポール同定バス６２が付勢された後、ポール信号６３が
バス３５上のすべての周辺装置制御ユニット３４に逐次
に発生され、同じ優先順位レベル及びサイクル・スチー
ル・リクエストに関して割込みを要求している周辺装置
制御ユニット３４相互間での競合を解決している。各周
辺装置制御ユニット３４はポール信号６３を受けそして
１／０装置がそのポールを捕えない場合ポール伝播を送
ることによって次の周辺装置制御ユニット３４へその信
号６３を再駆動又は伝播する。特定の周辺装置制御ユニ
ット３４がポール同定バス６２により表わされた型のサ
ービスを要求している場合、それは線６５上のポール・
リターン信号でもつて応答し、そしてそのポール信号６
３はそれ以上の周辺装置制御ユニット３４へは伝播され
ない。第１３図には保留の割込みを有する３つの周辺装
置制御ユニット３４を表わすものである。

第１の周辺装置はしベル２での割込みに対するリクエス
トを表わしており、一方他の残りの周辺装置はしペルー
での割込みを要求している。ポール同定バス６２はしペ
ルーでの１」クェストを行っている任意の１／０装置に
対してポールを指定するようにコード化される。ポール
同定バス６２は第１の１／０装置によるレベル２でのＩ
Ｊクェストに等しくないので、そのボール信号６３は次
に続く１／○装置へ伝播される。レベル１でのＩＪクェ
ストを行っている第１の１／０装置はそのポールを補え
、そして次に続く１／０装置へポール伝播信号をゲート
しない。同様に、第１レベルの１／０装置はポールが捕
えられたことを１／０制御ロジック３２に知らせるため
のポール・リターン信号６５を発生する。１／０制御ロ
ジック３２はサービス・ゲート５５でもつて応答し、そ
の１／０装置はサービス・ゲート・リターン５６でもつ
てそのサービス・ゲート５５に応答してインターフェー
ス・バス３５の利用を開始する。

第１３図に示されるように、１／０装置から１／０装置
へ逐次に伝播されるボーリング信号は実際にはポール６
３及びポール・プライム６４とよばれる２つの別個の信
号である。

周辺装置制御ユニット３４の各々に対する内部ロジック
はポール入力線６３及びポール・プライム入力線６４の
両方における信号の受け取りに応答して内部ポール信号
を発生する。この特別機構はたとえ特定の周辺装置制御
ユニット３４がインターフェース・バス３５から物理的
に除かれてもボーリング機構の適正な機能を可能にする
。極端にいえば、他のすべての周辺装置制御ユニット３
４が物理的に除かれてもよい。第１４図はポール信号６
３及び６４を受ける場合に及びポール・リターン信号６
５を発生する場合に利用される周辺装置制御ユニット３
４の内部ロジックのもう１つの詳細を示す。

ＡＮＤ回路１１７は第１及び第２の入力においてそれぞ
れ受け取られるポール信号６３及びボール・プライム信
号６４の両方を受ける。ＡＮＤ回路１ １ ７の出力は
線１１８上の内部ポール信号である。ＡＮＤ回路１１９
及び比較回路１２川ま、線１２１上の現在の割込みレベ
ル又はサイクル・スチール・リクエスト表示とポール同
定バス６２上のコード化情報とから、図示の特定の１／
０装置がそのポールを捕えそしてＡＮＤ回路１２２から
ポール・リターン信号６５を発生すべきかどうかを決定
する。比較回路１ ２０からの一致信号ＡＮＤ回路１
１９からのサイクル・スチール・ポール信号は内部ポー
ル信号１ １ ８と共にＡＮＤ回路１ ２２を付勢して
ポール・リターン信号６５を発生し且つ次に続く１／０
装置のポール伝播ロジックのオペレーションを禁止する
。ＡＮＤ回路１１７は第１及び第２の入力の各々におい
て正電圧に接続された抵抗器１２３を持つように示され
ている。

ポール線６３及びポール・プライム線６４はそれぞれの
信号の発生がない場合通常負の不動作レベルに保持され
る。直前の周辺装置制御ユニット３４がインターフェー
ス・バス３５から除かれる場合、正電源への抵抗器１２
３は線６３上の正規のポール信号を表オ）す正しベルに
ＡＮＤ回路１ １７の第１入力をクランプする。この時
、インターフェース・バスから除かれた周辺装置制御ユ
ニットの直前の周辺装置制御ユニット３４からの線６４
上のポール・プライム信号はＡＮＤ回路１１７のクラン
プされた第１入力と結合し信号線１１８上に内部ポール
を発生するのに有効となる。ポール・プライム信号６４
を発生する周辺装置制御ユニット３４がバス３５から除
かれる場合、ＡＮＤ回路１１７への第２入力はクランプ
され、ＡＮＤ回路１１７は直前の周辺装置制御ユニット
３４からのポール信号６３に応答する。周辺装置制御ユ
ニット 第１５図は第３図に示された周辺装置制御ユニット３４
の主要部分の構成をもうちよつと詳しく示すものである
。

チャネル・インターフエ−ス・ロジック４６は他のチャ
ネル・インターフェース・ロジックと並列にインターフ
ェース３５に接続され、そして逐次に転送されたポール
信号６３を受ける。或る状況においては、チャネル・イ
ンターフェース・ロジック４６は１／０装置３３を直接
に制御するに必要な組合せ的及び直列的ロジックのすべ
てを含んでもよい。しかし、本発明の好ましい実施例で
は、周辺装置制御ユニット３４に対する基本的制御はプ
ログラム、データ及び周辺装置制御情報のためのそれ自
身の記憶装置１２４を含むマイクロプロセッサ４７によ
って行われる。データ、制御及び感知情報の転送はマイ
クロプロセッサ４７のデータ・ノゞス・アウト１２５、
データ・バス・ィン１２６及びアドレス・バス１２７に
よって行われる。マイクロプロセッサ４７の命令セット
はＯＰコード及びアドレス情報を含み、バス１２７上の
そのアドレス情報は付勢又は感知されるべき周辺装置制
御ユニット３４内の特定のレジスタトリガー、ラツチ及
びゲートを表わす。第１６図はインターフェース・バス
３５及びマイクロプロセッサ・バスに接続されたチャネ
ル・インターフェース・ロジック４６の主要素子を示す
。

主要なユニットはパリティ・チェック（ＰＣ）及びパリ
ティ発生器（ＰＧ）を有するデータ・レジスタ・バイト
０及びパリティ・チェック及びパリティ発生器を有する
データ・レジスタ・バイト１を含んでいる。

割込み及びサイクル・スチール（ＣＳ）シーケンスは優
先順位レベル及びポール同定のチェックを含むロジック
において制御される。他のロジックは前述のように１／
０装置に対するコマンドを有し従ってコマンド解読機横
を有するアドレス・レジスタのバイト０を含んでいる。
もう１つのロジックは前述のようにアドレス・ジャンパ
上の配線されたアドレスと比較される特定の１／０装置
をアドレスするアドレス情報のバィトーを受ける。サイ
クル・スチール（ＣＳ）ステータス・レジスタ、条件コ
ード（ＣＣ）発生器、リセット制御器及びインターフェ
ース（１／Ｆ）制御器を含むロジックがある。周辺装置
制御ユニット３４における種々のラツチを制御及び感知
するように動作するマイクロプロセッサからアドレス情
報に対するデコーダがある。第１７図は周辺装置制御ユ
ニット３４において使用するに適したマイクロプロセッ
サ４７の主要素子のブロック図を示す。前述の記憶装置
１２４、出力及び入力データ・バス１２５及び１２６、
アドレス・バス１２７が示される。そのマイクロプロセ
ッサはＯＰレジスタ１２８への１６ビット命令のェント
リによって制御される。そのＯＰレジスタのＯＰコード
部分はマイクロプロセッサ内の必要な制御信号を発生す
るようにサイクル制御器１２９及びタイミング・クロッ
ク１３０によって利用される。記憶装置１２４はいくつ
かのソースからアドレス情報を受ける記憶装置アドレス
・レジスタ（ＳＡＲ）１３１からのアドレス情報によっ
てアクセスされる。これらソースはＯＰレジスタ１２８
に含まれる命令内のアドレス情報、命令アドレス・レジ
スタ１３２、リンク・レジスター３３及び命令アドレス
可能なデータ・アドレス・レジスタ（ＤＡＲ）スタツク
１３４を含んでいる。命令アドレス・レジスタ１３２及
びリンク・レジスタ１３３と結合してバックアップ・レ
ジスタ１３５及びインクレメンタ１３６は、ブランチ、
ブランチ・アンド・リターン、ブランチ・アンド・リン
ク型のシーケンス制御を含むプログラムされた命令の実
行のシーケンスを制御するに必要な制御を与える。もう
１つのアドレス可能なしジスタ・スタック１３７、アセ
ンブラ又はマルチプレクサ１３８を介して与えられる記
憶装置１２４からのデータはＡレジスタ１３９及び（又
は）Ｂレジスタ１４０に貯蔵可能である。

レジスタ１３９及び１４川ま演算論理装置１４１へ入力
を与えるものであり且つデータ・バス・アウト１２５又
はデータ・バス・ィン１２６を利用するデータの転送に
対して使われるレジスタである。第１８図は第１６図と
関連して簡単に述べたチャネル・インターフェース・ロ
ジック４６の詳細を示す。

０１０命令の処理装置３０における解読の結果、１／０
制御ロジック又はチャネル３２はインターフェース・バ
ス３５を利用してイミデイエィト・データ制御ブロック
（ＩＤＣＢ）を転送するように周辺装置制御ユニット３
４とコミュニケートしなければならない。

チャネル・インターフェース・ロジック４６は、好まし
い実施例に従ってマイクロプロセッサ４７によって制御
されようと或いは組合せ的及び直接的ロジックによって
制御されようと、多くの基本的素子を含まなければなら
ず、そしてこれらは１６ビットのデータ・レジスタ１４
２、アドレス・レジスタ１４３、コマンド・レジスタ１
４４及びアタックメント又は１／○装置選択アドレス比
較回路１４５を含まなければならない。前述のように、
インターフェース・アドレス・バス４９はビット０−７
において１／０装置コマンドをそしてビット８一１５に
おいて１／０装置アドレスを含んだＩＤＣＢの第１ワー
ドを有する。

すべての周辺装置制御ユニット３４の初期選択は他のオ
ペレーションとは異なるものとして１／０オペレーショ
ンに対するバスの使用を区別するためにアドレス・バス
４９のビット１６によって行われる。１／０装置又はア
タッチメントの初期選択はアドレス・バス４９上のビッ
ト８−１５における１／０装置アドレスと配線された１
／０装置アドレス１３３とをアドレス比較回路１４５に
おいて比較し線１４６上に１／０装置又はアタッチメン
トの初期選択信号を与えることによって行なわれる。

１／０装置アドレスの認識によって、アドレス・バス４
９上のビツトー乃至７がコマンド・レジスター４４へゲ
ートされ、コマンド・デコード回路１４７へ与えられる
。

マイクロプロセッサ・アドレス・バス１２７はデコード
回路１４８において解読される。そのデコーダー４８の
出力はアタツチメント・ロジック１４９においてデコー
ダ１４７の出力と結合される。データ転送オペレーショ
ンに対しては線１５０及び１５１上の第１又は第２出力
信号がそれぞれ直接的プログラム制御転送又はサイクル
・スチール転送を表示する。初期選択信号１４６はＡＮ
Ｄ回路１ ５２へ１つの付勢信号を与える。

そのＡＮＤ回路１５２は１／０制御ロジックが発生した
アドレス・ゲート５１に応答してアドレス・ゲート・リ
ターン信号５２を発生する。アドレス・ゲート・リター
ン信号５２に応答して１／０制御ロジック３２は１／○
装置選択を知らされる。１６ビット・データ・レジスタ
１４２はバス１５３及び１５４によってインターフェー
ス・バス５０‘こ相互接続される。

その１６ビット・データ・レジスタ１４２はマイクロプ
ロセッサからの制御に応答して２つの別個のサイクルで
８ビット・マイクロプロセッサ・データ・バス・アウト
１２５又はデータ・バス・イン１２６とコミュニケート
する。直接的プログラム制御（ＤＰＣ）読取りオペレー
ションの場合、データ・レジスタ１４２はマイク。プロ
セッサ・データ・／ゞス・アウト１２５からデータを受
けバス１５４を介してインターフェース・データ・バス
５０へ与える。ＤＰＣオペレーションがデータを書込む
ためのものである場合、インターフェース・バス５０の
内容は、２つの別個のサイクルにおけるマイクロプロセ
ッサ・データ・バス・ィン１２６へのその後の供給のた
めに、バス１５３を介してデータ・レジスタ１４２へ置
かれる。ィミディェィト・データ制御ブロック・コマン
ド部分がサイクル・スチール・スタート・オペレーショ
ンを要求する場合、バス１５３により受け取られたデー
タ・レジスター４２の内容はマイクロプロセッサ・デー
タ・バス・イン１２６を介して第１７図のマイクロプロ
セッサの記憶装置１２４へ転送されるアドレス情報を含
んでいる。

更に、サイクル・スチール・スタート・オペレーション
の解読に応答して、コマンド・レジス夕１４４の内容は
マイクロプロセッサの記憶装置１２４に貯蔵のためにバ
ス１５５によってマイクロプロセッサ・データ・バス・
ィン１２６へ転送される。従って、マイクロプロセッサ
の記憶装置１２４はコマンド記憶装置として利用され、
記憶装置３１はその後のサイクル・スチール・データ転
送オペレーションを制御するためのアドレス記槌袋置と
して利用される。その後のサイクル・スチール・データ
転送中、アドレス・レジスタ１４３はマイクロプロセッ
サ記憶装置１２４から、前に貯蔵された記憶装置３１の
アドレス情報を、バス１５６を介して２つの連続するサ
イクルで受ける。

その後のサイクル・スチール・データ転送オペレーショ
ンにおけるこのアドレス情報はバス１５７を介してイン
ターフェース・アドレス・バス４９へ転送され、中央処
理装置の記憶装置３１のアドレス機権へ与えられる。デ
ータ・レジスター４２は読取り又は書込みオペレーショ
ンに対するサイクル・スチール転送のデータを有する。
ィミディェィト・データ制御ブロックにおいて受取られ
る第３型のコマンドは線１５８によって信号される準備
コマンドである。線１５８によって信号された準備コマ
ンド‘こ応答して、インターフェース・データ・バス５
０上のビット１１乃至１４が優先順位レベル・レジスタ
１５９に貯蔵され、前述の１ビット１５がトリガー１６
０‘こ貯蔵される。優先順位レベル・レジスタ１５９の
内容は割込みリクエストが行われなければならない時１
／０装置の優先順位レベルを意味する。接続されたマイ
クロプロセッサ４７によって発生された線１６１上の割
込みリクエスト信号はトリガー１６川こ貯蔵された１ビ
ットがバィナリ１である場合ＡＮＤ回路１６２を付勢す
る。これはその１／○装置が任意のレベルで割込み可能
であることを意味する。その１／０装置が割込むことが
でき且つ割込みリクエストが線１６１において行われた
場合、レベル・デコーダ１６３は割込みリクエスト・ィ
ン・バス６１上の信号線の１つを付勢するのに有効なも
のにされる。その付勢された線は優先順位レベル・レジ
スタ１５９に置かれた優先順位割込みレベルと関連する
。第１４図と関連して前述したように、線６１一１６に
よって信号された割込みリクエストに対するものでも又
はサイクル・スチール・リクエストに対するものでも、
ボーリング・シーケンスを開始させることによってその
リクエスト１ィン・バス６１上の任意の信号に応答する
。

そのボーリング・シーケンスは逐次に転送されるポール
信号６３と共にバス６２上のポール同定をすべての接続
された周辺装置制御ユニット３４へ転送する。バス６２
上のポール同定がサイクル・スチール転送を要求してい
る任意の１／０装置に対するポールを表わす場合、線１
６４上に信号が発生される。これは１／０装置が線１２
１上に示されたようなサイクル・スチール転送を要求し
た場合ＡＮＤゲート１１９を付勢して出力を発生させる
。ポール同定バス６２がレジスタ１５９に表示される割
当てられた現在のレベルと一致する優先順位割込みレベ
ルでコード化され、そして１／０装置がＡＮＤ回路１６
２からの出力により表示される割込みを要求した場合、
ＡＮＤ回路１６５から信号が発生される。

ＯＲ回路１６６はＡＮＤ回路１１９の出力又はＡＮＤ回
路１６５の出力に応答して出力信号を発生し、次に続く
周辺装置制御ユニット３４へのポールの伝播をゲートす
る。その信号は１６７として示される。第１８図の周辺
装置制御ユニット３４の他のロジックが線１６８により
ボール捕捉を信号される。更に、ＡＮＤ回路１６９が付
勢され、それによって周辺装置制御ユニット３４はイン
ターフェース・バス３５におけるそれ以上の転送のため
にサービス・ゲート・リターン信号５６を発生すること
によってインターフェース・バス３５上のサービス・ゲ
ート信号５５に応答する。第１９図、第２０Ａ及び２０
８図、第２１Ａ及び２１Ｂ図は第１８図と関連して述べ
たチャネル・インターフエース・ロジック４６のロジッ
クの詳細を示す。

図示の種々の論理ブロックはＡＮＤ（Ａ）、ＯＲ（ＯＲ
）、インバータ（Ｎ）、排他的ＯＲ（ＥＯＲ）、及びト
リガー、フリップ・フロップ、ラッチの形をした種々の
双安定記憶素子及び優先順位保持回路を含んでいる。矢
印を付されて特定の論理ブロックに入る信号線及び矢印
を付されて論理ブロックを出る信号線はその線が負の電
圧レベルにある時その線又はブロックが有効又は真であ
ることを表わす。逆に、矢印が付されてないことは、線
が正のレベルである時にその線又はブロックが有効又は
真であることを表わす。第１９図において、第１８図に
示された信号線割込みリクエスト１６１は双安定装置１
７１及び１７２から入力を受けるＯＲ回路１７０から発
生されるものとして示される。インバータ１７３は割込
みリクエストを表わす反転した信号をチャネル・インタ
ーフェース・ロジックのうちの他のロジックへ与える。
マイクロプロセッサ４７からの制御ストロープはＡＮＤ
ゲート１７４及び１７５をサンプルし、そしてそれらＡ
ＮＤゲートの出力はそれぞれ双安定装置１７１及び１７
２をセットする。ＡＮＤゲート１ ７４の入力１ ７６
はマイクロプロセッサ・バス１２７に応答して第１８図
のデコーダ１４８から発生される信号線であり、接続さ
れた１／０装置が処理装置３０からの指令を必要として
いるというマイクロプ。セッサの決定を反映する。前述
のように、サイクル・スチール・オペレーションの一連
のデータ制御ブロックにおける或るデータ制御ブロック
は連鎖オペレーション中のプログラム制御された割込み
を表わすＰＣＩビットを含み、処理装置３０がサイクル
・スチール・オペレーションの進行をサンプルするのを
可能にする。マイクロプロセッサによるＰＣＩビットの
検出は信号線１７７の付勢を生じさせ、それによってＡ
ＮＤゲート１７５が装置１７２をセットするのを可能に
する。ＡＮＤゲート１７４又は１７５によって反映され
るように、これら２つの場合はいずれも周辺装置制御ユ
ニット３４により割込みリクエストを生ずるように動作
する。ＯＲ回路１７８は双安定装置１７１及び１７２を
リセットするように動作し、割込みリクエストのリセッ
トを必要とする多くの条件に応答して発生される信号線
を入力として受ける。これらの条件は、インターフェー
ス・バス３５におけるサービス・ゲート５５が減勢する
ことにより、前に許された割込みリクエストが完了した
こと又は周辺装置制御ユニット３４が１／０停止又はシ
ステム・リセットのようなインターフェース・バス３５
によって他の信号を受けたこと、を表わすという事実を
含んでいる。第２０図に従って配置される第２０Ａ図及
び第２０Ｂ図は第１８図の前述のブロック、即ち割込み
リクエスト・ィン・バス６１の付勢、優先順位レベル・
レジスタ１５９における優先順位レベルのローデイング
、及びインターフェース・ポール同定バス６２上のコー
ド化された情報と優先順位レベル・レジス夕１５３の内
容との比較回路１２０における比較に関するブロック、
の更に詳細なロジックを示す。

第１８図の優先順位レベル・レジスタ１５９は極性保持
回路１８０乃至１８３によって表わされる。関連するＡ
ＮＤ回路１８４乃至１８７はィンバータを介してそれら
極性保持回路１８０乃至１８３のインターフェース。デ
ータ・バス５０のビット１１乃至１４のバィナリ状態を
セットする。それらバィナリ状態は準備コマンド‘こ応
答して磯先順位レベル・レジスタに設定されるべき優先
順位レベルをコード化されている。準備コマンドを表わ
す線１５８上の信号はｍＣＢが優先順位レベル・レジス
ター５９への優先順位レベルのェントリを必要とする時
第１８図のコマンド・デコーダ１４７によって発生され
る。

インターフェース・バス３５から受け取られるデータ・
ストローブ５４はしベル・レジスター５９がロードされ
るべきであることを表わす信号を線１８９上に発生する
ためにＡＮＤ回路１８８に印加される。優先順位レベル
情報をロードするために必要なもう１つの条件はＯＲ回
路１９０及びＡＮＤ回路１９１，１９２によって表わさ
れる。

この条件は、そのコマンドが書込みコマンドであり且つ
デバイス・アドレスが一致してデバイス（周辺装置）選
択を表わすこと及び特定のデバイス制御ユニットがサイ
クル・スチール・データ転送において現在関係していな
いこと、である。インバーター ９３及びＡＮＤ回路１
９４は周辺装置制御ユニットに対する１ビット即ち割
込解禁ビットとして第１８図における前述のラッチ１６
０へ入れられる１／０データ・バス５０のビット位置１
５を受ける。

トリガー１６０はＯＲ回路１９５によってまずリセット
され、然る後データ・バスのビット１５のバィナリー又
は０状態にセットされる。ＯＲ回路１９５はインターフ
ェース・バス３５からのシステム又はパワー・オン・リ
セットに応答してその１ビットをリセットする入力を受
ける。第１８図における前述のＡＮＤ回路１６２は第２
０Ａ図において再び示され、１ビットの状態及び第１９
図から発生された割込みリクエスト信号１６１を受ける
ように示される。

それぞれレベル・レジスタのビット０の補数値を受ける
ＡＮＤ回路１ ９７及び１ ９８にＥＯ力ロされブロッ
ク・リクエスト・ィン・バスとよばれる線１９６上に信
号がない場合、デコーダー９９は極性保持回路１８０乃
至１８３に入れられた優先順位レベルに従ってそれら線
の特定の１つを割込みリクエスト・ィン・バス６１に与
える。それはデコーダ１９９を付勢するビット０をその
デコーダ１９９にゲートすることである。そのリクエス
ト・イン・バスが滅勢則ちブロックされるべきであるこ
とを表わす線１９６上の信号は第２１Ａ図から与えられ
、周辺装置制御ユニット３４が割込みリクエストに応答
してポール捕捉を又はサイクル・スチール・リクエスト
に応答してサービス・ゲート捕捉を得たことを表わす。
リクエスト・ィン・バス６１の付勢をブロックするこれ
ら２つの信号が存在しない場合、そのリクエスト・ィン
・バスは特定の割当てられたレベルでの連続した割込み
リクエストを反映する。処理装置３０におけるプログラ
ミングの全面的な制御の下に準備コマンド及びデータ・
ストローブが周辺装置制御ユニットにより受け取られ得
るので、極性保持回路１８０乃至１８３の内容はいつも
修正可能である。割込みリクエストによってＡＮＤ回路
１６２が予め付勢され且つ予めポール又はサービス・ゲ
ート捕捉が存在しない場合、デコーダ１９９は付勢され
たままであり、極性保持回路１８０乃至１８３に入れら
れた優先順位レベルの任意の新しいコードに従って直ち
に変更可能である。第２０Ｂ図は優先順位レベル・レジ
スタ１５９のビットとポール同定バス６２のビットとの
間の一致を信号する排他的ＯＲ回路２００を示している
。

そのポール同定バス６２はポール信号捕捉を生じさめる
ために第１２Ａ図のロジックにおいて利用される。第２
１図に従って配置される第２１Ａ図及び第２１Ｂ図はポ
ール信号６３及びポールプライム信号６４の受信及びポ
ール同定バス６２のビットとしベル・レジスタ１５９の
内容との比較の結果に関連して周辺装置制御ユニット３
４のチャネル・インターフェース・ロジック４６のロジ
ックを示す。

このロジックは、その後のポール・リターン信号の発生
又は他の周辺装置制御ユニット３４へのポール信号の伝
播の時のポール信号６３，６４の捕捉のためのものであ
る。第２１Ａ図では、第１及び第２の入力においてポー
ル信号６３及びポール・プライム信号６４を受けそれら
に応答して内部ポール信号を線１１８上に発生する第１
４図のＡＮＤ回路１ １ ７が再び示される。

その内部再付勢（リパワー）されたポール信号１１８は
極性保持双安定装置２０４に印加され、その双安定装置
２０４の安定状態はＡＮＤ回路２０５及び２０６の制御
効果に使用される。それらＡＮＤ回路はいずれも内部再
付勢されたポール信号１１８を受ける。装置２０４の状
態によってＡＮＤ回路２０５は次に続く周辺装置制御ユ
ニットに対するポール信号６３となるポール伝播信号を
発生し、或いはＡＮＤ回路２０６はポール・リターン信
号を発生するように動作しラツチ２０７をセットするこ
とによってポール捕捉を周辺装置制御ユニットの内部ロ
ジックへ表示する。内部再付勢されたポール信号１１８
に応答して表示されるべき極性保持回路２０４の状態は
樋性保持回路２０９又は２１０の状態に応答するＡＮＤ
回路２０８によって制御される。

ポール捕捉又はサービス・ゲート捕捉が生じなかったこ
とを表わすＯＲ回路２１ １からの有効出力が存在しな
い場合、ＡＮＤ回路２１２及び２１３は付勢される。Ａ
ＮＤ回路２ １２はマイクロプロセッサによってセット
されたチャネル・インターフェース・ロジックのうちの
他のロジックにおけるトリガーからの線２１４上のサイ
クル・スチール・リクエスト信号に応答して極性保持回
路２０９に信号する。同様に、第２０Ａ図におけるＡＮ
Ｄ回路１ ６２からの線２１ ５上の信号に応答してＡ
ＮＤ回路２１３は極性保持回路２１０１こ信号するのに
有効にされる。線２１４上に表示されるサイクル・スチ
ール転送に対する要求は１／０制御ロジック３２に与え
られるリクエスト・イン・バス６１のビット１６を付勢
するのに有効となる。

１／０制御ロジック３２は特定のコード組合せでもつて
ポール同定バス６２を付勢することによってサイクル・
スチール・リクエストに応答する。

このコード組合せはポール同定バス６２のビット位置０
，３及び４のバィナリ１状態に応答するＡＮＤ回路２１
６によって認識される。サイクル・スチール・ポール同
定の基本的表示はバィナリー状態になければならないポ
ール同定バス６２のビット０である。ポール同定バス６
２のビット位置０がバィナリ０状態にある時、残りのビ
ット位置は特定の優先順位レベルを表示するように解読
される。ＡＮＤ回路２１６がサイクル・スチール・ポー
ルを表わすポール同定バス６２に応答して付勢される時
、極性保持回路２０９は線２１７上の信号によって付勢
され、サイクル・スチール・オペレーションに対するポ
ールの認識と共に線２１４上のサイクル・スチール・リ
クエストの存在を表わす。

極性保持回路２１ ０‘まＡＮＤ回路２１ ９が付勢さ
れる時線２１８上の信号によってゲートされる。

ＡＮＤ回路２１９はポール同定バス６２のビット位置川
こおけるバィナリ０及びＡＮＤ回路２２０からの出力が
存在する場合に有効にされる。ＡＮＤ回路２２川ま第２
０Ｂ図の排他的ＯＲ回路２００乃至２０３の出力を受け
るロジックであり、ポール同定バス６２上のコードが第
１８図の優先順位レベル・レジスター５９において表わ
された優先順位レベルに等しい時に付勢される。従って
、第２１Ａ図及び第２１Ｂ図の主要部分は、受け取った
ポール信号を次に続く周辺装置制御ユニットへ伝播する
か、又はサイクル・スチール・リクエストが行われそし
てポール同定バスがサイクル・スチール・リクエストに
対するポールを表示する時或いは割込みリクエストが行
われそしてポール同定バス６２上のコードがそのポール
信号を受ける周辺装置制御ユニットの優先順位割込みレ
ベルに等しい時ラツチ２０７をセットすることによって
ポールを捕捉する、ポール受信装置を示す。

ラッチ２０７におけるポール信号は捕捉はＯＲ回路２１
１を動作させて信号１９６によりリクエスト・イン・バ
ス６１をブロックする。

ラツチ２０７からのポール捕捉信号は極性保持回路２２
１を付勢するのに有効となる。磁性保持回路２２１はそ
の後データ・ストローブ５４又はサービス・ゲート５５
の受取りに応答してＯＲ回路２２２からの付勢信号に応
答する。ＯＲ回路２２２からの信号２２３はＡＮＤ回路
２２４及びＯＲ回路２２５を介してポール捕捉ラツチ２
０７をリセットするのに有効となる。樋性保持回路２２
１によるＯＲ回路２２２からの信号２２３の受信はその
回路２２１を１／０制御ロジック３２へのサービス・ゲ
ート・リターン信号５６を付勢するのに有効にする。通
性保持回路２２１はサービス・ゲート捕捉を表わす信号
２２６を与える。

その信号２２６は第２０Ａ図及び第２０Ｂ図に示された
ロジックにおいて利用され且つそれぞれ遅延を生じさせ
る一連のインバータ回路２２７を介してサービス・ゲー
ト遅延とよばれる信号２２８を発生させるように働く。
樋性保持回路２２１がィンバータ２２９によってリセッ
トされるまで、線２３０上の信号はＯＲ回路２２１にお
いて有効であり信号１ ９６を保持してリクエスト・ィ
ン・バス６１上の適正な信号線の付勢をブロックさせる
。ＡＮＤ回路２３１は線２３２上に信号を与えて前にセ
ットされたサイクル・スチール・リクエスト・トリガー
をリセットする。

そのトリガーは前にリクエストされたサイクル・スチー
ル転送が認められたこと及びそれ以上のそしてその後の
サイクルが開始可能であることを最終的にマイクロプロ
セッサに表示する。その結果、特定のマイクロプロセッ
サ命令の解読からの線２３３上の信号はそれ以上のボー
リング・オペレーションに備えて極性保持回路２０４，
２０９及び２１０をリセットするのに有効となる。ＯＲ
回路２３４及び２３５は１／０停止６５、システム・リ
セット６８又はパワー・オン・リセット６７を表わすイ
ンターフェース信号を受けて周辺装置制御ユニット３４
のロジックに対してリセット信号を与える。

そのリセット信号は第２０Ａ図のＯＲ回路１９５におい
て有効な線２３６上の信号を含み周辺装置制御ユニット
３４の１ビットをリセットしてそれ以上の割込みリクエ
ストを阻止する。第１９図、第２０Ａ図、第２０Ｂ図、
第２１Ａ図、第２１Ｂ図には、周辺装置制御ユニット３
４の詳細なロジックが示された。

このロジックはサイクル・スチール・データ転送オペレ
ーション又は割込み処理に対するボーリング機構に応答
及び作用するという目的に有効である。更に、データ転
送の直接的プログラム制御のために利用されるインター
フェースリゞスとは独立して機能し得る周辺装置制御ユ
ニット内のロジックが示された。周辺装置制御ユニット
のロジックは、インターフェース・バスにおいて生じる
かも知れない他のオペレーション又は接続された周辺装
置に予め与えられた前のコマンド‘こ応答して開始され
たオペレーションに関係なく、周辺装置優先順位割込み
レベルを変える目的でインターフェース・バス上の情報
と相互作用し得るというインターフェース・バス概念も
与えられた。１／０制御ロジック １／０制御ロジック３２の詳細が第２２図乃至第２６図
を使って説明される。

４つの相異なるレベルの優先順位で動作し得る処理装置
３川こおいて、第２２図のように配列される第２２Ａ図
及び第２２Ｂ図のロジックはリクエスト・イン・バス６
１上の割込みリクエストが処理装置３川こおいて現在有
効なしベルよりも高い又は低い優先順位レベルのリクエ
ストを意味するかどうかを決定する。

処理装置３０の現在の動作レベルは処理装置バス７２の
ビット位置１４及び１５において示され、線２３９上の
プログラム制御される信号によってラッチ２３７及び２
３８へクロツクされる。

ブ。グラムは他の目的で処理装置バス７２のビット位置
１４及び１５へ与えるためのＡＮＤ回路２４１及び２４
２をサンプルするよう線２４０を付勢することによって
現在のレベルをサンプルすることができる。現在の動作
レベルはラッチ２３７及び２３８におけるコード化され
た表示であり、デコーダ２４３のＡＮＤ回路によって解
読されてそのデコーダ２４３の４つの出力線の１つを付
勢ごせて現在の動作レベルを表示させる。

第４図に示される割込みロジック６９はＡＮＤ回路２４
４乃至２４７を含み、それらの出力は任意の割込みリク
エストがその時点でサンプル可能であることを表わす線
２５２上の処理装置により制御される信号に応答して関
連ラッチ２４８乃至２５１へ入れられる。

デコーダ２４３の出力及びリクエスト・イン・バス６１
のビット０乃至３の付勢された又は滅勢された状態に従
ってＡＮＤ回路２４４乃至２４７のうちの１つだけがク
ロック信号２５２の時間に関連ラッチ２４８乃至２５１
にバィナリーをセットするように働く。レベル出力２５
３乃至２５６はどの割込みレベルがポールされるべきか
を１／０制御ロジック３２へ表示する。ポールされるべ
きレベルはラツチ２３７及び２３８に貯蔵された現在の
レベルでもよく、或いはリクエスト・ィン・バスがより
高いレベルのリクエストによって付勢される場合にラッ
チ２４８乃至２５１の出力がそのリクエストされている
高いレベルに対して割込み及びポールする必要のあるこ
とを表示する。ラッチ２５７乃至２６０より成るマスク
・レジス外ま線２６１上の処理装置により発生された信
号に応答して処理装置バス７２のビット位置１２乃至１
５からバィナリ１又は０１こセット可能である。

マスク・ラツチ２５７乃至２６０の内容は、処理装置バ
ス７２によって処理装置に与えるために、線２６２上の
処理装置により発生された信号によって関連のＡＮＤ回
路を介してサンプル可能である。リクエスト・ィン・バ
ス６１に接続された関連の駆動器を介するマスク・ラッ
チ２５７乃至２６０の効果はリクエスト・イン・バス６
１の関連の線における任意のＩＪクェスト信号の影響を
無効にすることである。従って、フ。。セツサ・プログ
ラム制御の下に、１／０装置からの特定のレベルの任意
の割込みリクエストを無効にすることができる。多くの
処理装置はすべての１／０割込み動作をマスクする能力
を有する。

ここに詳細に示されるものは指定されたレベルでの割込
みのマスクであり、周辺装置制御ユニット３４の前述の
説明は準備コマンドーこより転送される１ビットの形で
第３レベルのマスキングを示した。第４図のポール・シ
ーケンス制御装置７５は第２３図に従って配置される第
２３Ａ図及び第２３Ｂ図において更に詳細に示される。

処理装置３０のシーケンスにおける特定の時間に、読取
専用制御記憶装置は割込みリクエストが認められるべき
ことを表わすマイクロ命令を解読しそしてそのようなこ
とは線２６３を介して信号される。信号２６３はラツチ
２６４へ入れられ且つェンコーダ２６５の出力を１対の
ラッチ２６６及び２６７へ入れさせるように働く、ラツ
チ２６６及び２６７の内容は第２２Ｂ図の割込み優先順
位決定ロジックから付勢されたレベル信号線２５３乃至
２５６のバィナリ・コ−ド化された値である。信号線２
６８上のラッチ２６４の出力は競合解決ロジック２６９
へ１つの入力として印刀ロされる割込みリクエストを認
めるための処理装置３０の決定に関係なく、競合解決ロ
ジック２６９はリクエスト・イン・バス６１のビット位
置１６１こよって任意のサイクル・スチール・リクエス
トを受ける。

ポール信号６３はポール・タグ・ラッチ２７０のセット
状態によって発生される。

ポール・夕グ・ラッチ２７０がセットされず、従ってポ
ール信号６３を発生しない場合、ＡＮＤ回路２７１及び
２７２は競合解決ロジック２６９、割込みプレサィクル
・ラッチ２７３及びサイクル・スチール・プレサィクル
・ラッチ２７４を作動させる。ポール・タグ・ラッチ２
７０が作動してない場合、適正なプレサィクル・ラツチ
２７３又は２７４が競合解決ロジック２６９に従ってセ
ットされそしてそのロジック２６９におけるそれ以上の
変化を禁止する。ＯＲ回路２７５は割込みプレサィクル
又はサイクル・スチール・ブレサィクルによって付勢さ
れてＡＮＤ回路２７６へ１つの入力を与える。

そのＡＮＤ回路２７６のもう１つの入力はポール・リタ
ーン信号６５又はバースト・リターン信号６０によって
ＯＲ回路２７８を介してセットされるトリガー２７７の
不作動状態である。ＡＮＤ回路２７６が付勢される時、
その出力信号がポール・スタート・ラツチ２７９をセッ
トする。

そのラッチ２７９は適当な遅延の後ポール信号６３の発
生を開始させるためにポール・タグ・ラツチ２７０をセ
ットするように働く。遅延回路２８０の出力がポール・
タグ・ラツチ２７０において有効になる前に、ポール同
定バス６２における情報はェンコーダ２８１の出力に従
って付勢されているであろう。

ェンコーダ２８１はラッチ２６６及び２６７に貯蔵され
た割込みレベルのコード化された値からの入力を受け及
びサイクル・スチールがポールされようとしている場合
には線２８２上の信号を受ける。前述のようにバス６２
上のサイクル・スチール・ポール同定はサイクル・スチ
ールが生じつつある場合にェンコーダ２８１によって発
生される所定のコードである。或いは、ェンコーダ２８
１は、割込みサイクルが要求されている場合、付勢され
た割込みレベル信号２５３乃至２５６のうちの特定の１
つと関連してボール同定バス６２上にコード化された出
力を与える。前のオペレーションからのサービス・ゲー
ト・リターン信号５６が滅勢しそしてラッチは予めセッ
トされてないものと仮定すると、ラツチ２８３又は２８
４は割込みプレサイクル・ラツチ２７３又はサイクル・
スチール・プレサイクル・ラツチ２７４が予めセットさ
れていたかどうかに従ってセットされる。

線２８５上の信号又は線２８６上の信号は１／０制御ロ
ジックにおけるその他のロジックへ発生される。更に、
線２８８上のＯＲ回路２８７の出力は第４図のインター
フェース・ゲート制御装置７６へのＩＪクェストを生じ
させるために発生され、サイクル・スチール又は割込み
リクエストを処理するための残りのインターフェース・
シーケンスを制御するように周辺装置制御ユニット３４
へサービス・ゲート５５を発生する。ＯＲ回路２７８に
おいてポール・リターン信号６５又はバースト・リター
ン信号６０が受け取られる時、ポール又はバースト・リ
ターン・トリガー２７７がセットされる。これはＯＲ回
路２８９を付勢させてポール・タグ・ラッチ２７０をリ
セットさせる。ポール・タグ・ラツチ２７０のリセット
及びポール・リターン又はバースト・リターン信号の不
正によってインバータ２９０はトリガー２７７をリセッ
トする。第４図のインターフェース・チェック制御装置
８１は或る期間後には適正に完了しないポール・シーケ
ンスの開始を信号するための手段である。

ＯＲ回路２９１はポール・タイムアウト・クロツクを可
能にする信号を線２９２上に発生する。ＡＮＤ回路２７
６によってセットされるラツチ２７９からの１つの入力
はポール・シーケンスの開始を表わす。ＯＲ回路２９１
へのもう１つの入力はポール・タグ・ラツチ２７０から
来る。一方、そのラツチ２７０【まそれがリセットされ
る時ポール・タイムアウト可能の適正な素子をリセット
する。ＯＲ回路２９１への第３の入力はポール・リター
ン信号６５が過度な期間の間アクティブのままになって
いたことを表わす。１つの周辺装置がいくつかのデータ
転送のために長い期間インターフェースを捕捉している
という事実を信号するバースト・リターン６０はバース
ト・サイクル・スチールが不定期間アクティブであり得
るのでポール・タイムアウト可能信号２９２には影響を
与えない。

割込みサイクル・ラッチ２８３又はサイクル・スチール
・ラツチ２８４をセットすることはＯＲ回路２８７を介
してトリガー２９３をセットさせる。

バースト・リターン信号６０が存在しない場合ＡＮＤ回
路２９４はプレサィクル・ラツチ２７３又は２７４をリ
セットするように働く。或し、は、バースト・リターン
・サイクル・スチール転送によってプレサイクル・ラツ
チ２７３及び２７４はリセットされずその後のりクヱス
トに応答する。ＡＮＤ回路２９５はサービス・ゲート・
リターン信号５６が受取られ且つサービス・ゲート５５
を発生するトリガーがオフにされる時付勢され、そのサ
イクルの完了を設定するためのサービス・ゲートを１つ
の周辺装置が受け付けたことを表わす。

そこでこれは割込みサイクル・ラツチ２８３及びサイク
ル・スチール・サイクル・ラツチ２８４をリセットする
ように動作する。第２４Ａ図、第２４Ｂ図及び第２５図
は第４図のインターフェース・ゲート制御装置７６の論
理的詳細を示す。

競合ロジック２９６はサイクル・スチール又は割込み処
理のためにインターフェース・バス３５を使う必要のあ
ることを表わす第２３Ｂ図からのサービス・ゲート・リ
クエスト信号２８８と処理装置３０からの１／０信号７
７との間の結合を解くのに必要な制御回路である。一旦
この結合が解かれるとそれはサービス・ゲート可能ラッ
チ２９７又は０１０可能ラッチ２９８へ出力を与える。
ラッチ２９７がセットされると仮定すると、サ−ビス・
ゲート・トリガー２９９へクロック入力として信号が与
えられる。オンとなるこのトリガーはサービス・ゲート
・タグ５５としてインターフェース３５へ与えられる。
それはＡＮＤ回路３００へも割込終了ラツチ３０１の条
件づけ入力として割込みサイクル２８５及び処理装置３
０からの０１０リセット信号８９と共に与えられる。サ
ービス・ゲート・トリガー２９９はＯＲ回路３０２への
１つの入力である。そのＯＲ回路３０２はエラー制御装
置へゲート・タイムアウト可能信号３０３を発生するた
めに０１０可能ラツチ２９８からの入力及びＡＮＤ回路
３０５及び線３０６を介してサービス・ゲート・リター
ン５６を受ける。一旦サービス・ゲート５５がインター
フェースに与えられると、サービス・ゲート・トリガー
２９９はサービス・ゲート・リターン信号５６の到着を
待つ状態になる。サービス・ゲート・リターン５６又は
アドレス・ゲート・リターン５２の認識はリターン・ト
リガー３０４によって行われる。

リターン・トリガー３０４のロジックはアドレス・ゲー
ト・リターン信号５２及びサービス・ゲート・リターン
信号５６の両方が滅勢してなければならずそして２つの
信号が到達しなければならないというようなものである
。これはそれら信号がいずれもインターフェースにおい
て永久的に付勢せずエラー状態を表わすことを保証する
ためである。この結果、サービス・ゲート・リターン信
号５６の不認識によるタイムアウト・エラーを生ずる。
サービス・ゲート・トリガー２９９はリセットされず、
従ってゲート・タイムアウト可能信号３０３はエラーを
信号するための期間が経過して機械チェック条件を処理
装置３川こおいてセットするまで付勢のままとなる。サ
ービス・ゲート・リターン信号５６が論理的１の状態に
なる時、リターン・トリガー３０４はオンにされる。

サービス・ゲート・リターン信号５６及びリターン・ト
リガー３０４の出力は内部サービス・ゲート・リターン
信号３０６を発生するＡＮＤ回路３０５へ印加される。
内部サービス・ゲート・リターン信号３０６はＯＲ回路
３０２へ１つの入力として印加され、サービス・ゲート
・リターン信号５６の受信を線３０３を介してタイムア
ウト機構へ信号させる。リターン・トリガー３０４の出
力は遅延回路３０７へ入力として印力０される。その遅
延回路の出力はゲート遅延ラツチ３０８をセットするの
に利用される。リターン・トリガー３０４の出力及び遅
延回路３０７からの出力の不在はＡＮＤ回路３０９を付
勢して信号３１０を発生させ第４図に示された条件コー
ド・ラッチ７８への条件コード・ィン・バス５３上に情
報をクロックさせる。

ゲート遅延ラツチ３０８がセットされる時、それはサイ
クル・スチール記憶装置リクエスト・トリガー３１１へ
クロックを与える。記憶装置リクエスト・トリガー３１
１は記憶装置３１へのサイクル・スチール記憶装置リク
エストである出力３１２を与える。サイクル・スチール
記憶装置リクエスト・トリガー３１１はサイクル・スチ
ール・オペレーションに対する記憶装置シーケンスの終
了を信号する線３１３上の記憶装置３１からの信号によ
ってリセットされる。ゲート遅延ラッチ３０８の反転し
た出力及びサービス・ゲート・トリガー２９９の出力は
ＡＮＤ回路３１４に印加される。

そのＡＮＤ回路３１４は１／０アドレス・バス４９を第
６図のサイクル・スチールＳＡＲＩＩＯへゲートするた
めに使用される。これはそのシーケンスが割込みオペレ
ーション又はサイクル・スチール・オペレーションのい
ずれでも生ずる。ＡＮＤ回路３ １ ４の出力はＯＲ回
路３１５にも印加され、第５図のサイクル・スチールＳ
ＤＲ９４における情報のク。ッキングを制御する。ＯＲ
回路３１５へのもう１つの入力はＡＮＤ回路３ １ ６
からのものであり、そのＡＮＤ回路３ １ ６は記憶装
置制御装置からのデータ・ストローブ３１７、サイクル
・スチール・サイクル信号２８６、及びインターフェー
スからの入出力ィンディケータ５７のバィナリ状態を受
ける。サイクル・スチール・サイクル信号２８６及び入
出力ィンディケータ５７におけるバイナリー表示はＡＮ
Ｄ回路３１８を付勢して第５図のインターフェース・ゲ
ートＣＩ０３を作動させ、サイクル・スチールＳＤＲ９
４を１／０データ・バス５０へゲートさせる。

ＡＮＤ回路３１９は入出力インディケータ５７がバィナ
リ０である時に付勢され、サイクル・スチール書込みデ
ータ転送を表わす信号を線３２０上に発生する。線３２
０の反転した信号は線３２１上に発生し記憶装置３１へ
サイクル・スチール議取りオペレーションを表示する。
ＡＮＤ回路３１ ９の出力はＯＲ回路３２２へも与えら
れ、第５図のインターフェース・ゲートＢＩ０４を付勢
して１／０データ・バス５０上のデータをサイクル・ス
チールＳＤＲ９４へ入れさせる。ＯＲ回路３２２への他
の入力は割込みサイクル線２８５における信号及びＡＮ
Ｄ回路３２３の出力であり、そのＡＮＤ回路３２３はコ
マンド・デコーダからの０１０読取りデコードの線３２
４上の表示及び０１０可能ラッチ２９８の出力を受ける
。

サイクル・スチール・サイクル信号２８６は記憶装置３
１がバイト転送又はフル・ワード転送のどちらに対して
サイクルされているかを線３２６によって記憶装置３１
へ表示するためにワード。バイト・インディケータ５８
のバィナリ状態と共にＡＮＤ回路３２５へも印加される
。サイクル・スチール記憶装置リクエスト３１２が発生
された時、１／０制御ロジック３２はその‐シーケンス
が終了したという記憶装置３１からの表示を待つ。

これはサイクル・スチール記憶装置リクエスト・リセッ
ト３１３の作動によって１／○制御ロジック３２へ表示
され、サイクル・スチール終了ラツチ３２７をセットす
る。サイクル・スチール終了ラツチ３２７はサービス・
ゲート・トリガー２９９がリセットされる時にリセット
される。割込み終了ラツチ３０１及びサイクル・スチー
ル終了ラツチ３２７はＯＲ回路３２８へ入力を与える。

ＯＲ回路３２８の出力はリターン・トリガー３０４の出
力と共にＡＮＤ回路３２９へ印加されサービス・ゲート
・トリガー２９９をリセツトする。ＯＲ回路３２８の出
力はパルス発生器３３１へ出力を与えるＯＲ回路３３０
へも与えられる。パルス発生器３３１はデータ・ストロ
ーブ５４を発生する。データ・ストローブ５４は内部サ
ービス・ゲート・リターン信号３０６と共にＡＮＤ回路
３３２へ印加されてＯＲ回路３３３へ入力を供給される
。ＯＲ回路３３３はインターフェース３５へ与えられる
サービス・ゲート信号５５を発生する。ＯＲ回路３３３
へのもう１つの入力はサービス・ゲート・トリガー２９
９である。リセット・サイクル・スチール記憶装置リク
エスト信号３１３が記憶装置から１／０制御ロジックに
到達する時、データ・ストローブ５４が発生され、サー
ビス・ゲート・トリガー２９９がリセツトされる。しか
し、サービス・ゲート信号５５はデータ・ストローブ５
４の滅勢まで付勢したままである。データ・ストローブ
５４及びサービス・ゲート５５は同時に滅勢し、周辺装
置制御ユニット３４へそれが今やそのサービス・ゲート
・リクエスト信号５６を滅勢し得ることを信号する。デ
ータ・ストローブ５４及びサービス・ゲート５５が滅勢
された時、１ノ○制御ロジック３２は再びその周辺装置
制御ユニット３４がそのサービス・ゲート・リターン５
６を滅勢するのを待つ。これが起ると、１／０制御ロジ
ックは正規の状態に戻され、競合ロジック２９６の次の
出力が信号シーケンスを開始するのを持つ。競合ロジッ
ク２９６が線７７上の０１０命令解読信号に応答しそし
て０１０可能ラッチ２９８をセットする時、アドレス・
バス４９のビット位置１６は付勢され１／０バス３５に
おけるすべての周辺装置制御ユニット３４の初期選択を
与える。

更に、スタ−ト・トリガー３３４がセットされ、或る遅
延の後アドレス・ゲート・ラツチ３３５をセットする。
アドレス・ゲート・ラツチ３３５は１／０停止命令解読
が存在しないことが線８８によって表示される場合ＡＮ
Ｄ回路３３６においてアドレス・ゲート信号５１を生じ
させる。アドレス・ゲート・ラツチ３３５はＯＲ回路３
３７がデータ・ストローブ５４又はＡＮＤ回路３３８の
出力によって付勢される時リセットされる。遅延回路３
３９はリターン・トリガー３０４がアドレス・ゲート・
リターン信号５２を受けそれによってアドレス・ゲート
・ラツチ３３５をリセットする時にＡＮＤ回路３３８を
付勢する。０１０命令に応答して、１／０アドレス・バ
ス４９及び１／０データ・バス５川こｍＣＢにおける情
報を転送するためには第５図及び第６図に示されるよう
に多数の信号線が処理装置３０に与えられなければなら
ない。

従って、第２４Ｂ図はこの目的のために処理装置３０‘
こおける種々のレジスタに与えられる多数の信号線を示
す。第２５図はサイクル・スチール・ステータス・バス
５９の種々のビット位置を付勢するためのロジックを示
す。サイクル・スチール・ステータス情報は線２８６に
よって示されるサイクル・スチール・サイクル・オペレ
ーション中周辺装置制御ユニット３４に与えられる。線
２８６における信号はそれぞれサイクル・スチール・ス
テータス・バス５９のビット位置と関連する一連のラッ
チ３４０乃至３４３を付勢する。例えば、無効記憶装置
アドレス３３４、記憶装置パリティ・エラー３４５、又
は記憶装置保護チェック３４６、ような任意のエラーが
記憶装置３１において検出される場合、第２４Ａ図にお
けるリセット・サイクル・スチール記憶装置リクエスト
信号３１３より前に、適当な信号線が作動され、サイク
ル・スチール・ステータス・バス５９によりインターフ
エ−スに与えるためのステータス・バス・ラツチ３４０
乃至３４３に設定される。１／０制御ロジック３２が記
憶装置３１の入力サイクルにおいてパリティ・エラーを
検出した場合、ビット３が付勢されそしてこのステータ
ス・バス条件の発生が記憶装置３１へ読取りサイクルを
強制する。

第４図のインターフェース・チェック制御装置８１のシ
ーケンス・タイミング・チェック部分が第２６図に詳細
に示される。

タイマー３４７及び３４８の各々はバイナリ除算器のチ
ェーンである。適当な付勢信号が作動しない時、そのチ
ェーンはリセツトに保持され、インクレメントは禁止さ
れる。付勢信号が作動すると、その除算器はカウントす
るのを可能にされる。それらタイマーはクロツク信号に
応答してカウントするのを可能にされ、それらタイマー
に接続されたデコーダは指定された数のカウントの累計
を検出し、そして１／０チャネル条件を線８３上にセッ
トする。その条件は処理装置３０のプログラム・ステー
タス・ワード‘こセットされる。指定された時間が経過
してしまう前にタイマーへの付勢信号が不作勤条件に戻
る場合、タイマーはエラー状態を信号することなくリセ
ツトされる。タイマー３４７はポール・シーケンスの適
正なタイミングを検出し、タイマー３４８はサービス・
ゲート信号及びアドレス・ゲート信号の適正なタイミン
グを検出する。ＡＮＤ回路３４９は割込みサイクル中パ
リティ・エラーに関するチェックを与え、そしてＡＮＤ
回路３５０はアドレス・ゲート信号及びアドレス・ゲー
ト信号の両方が発生されている時のチェック又はエラー
表示を与える。

残りステータスの報告第２７図は、ＤＣＢの連鎖が必要
とされそしてステータス情報が処理装置３０への割込み
なしに記録されるサイクル・スチール・オペレーション
に関連した本発明のオペレーションを表わすものである
。

ＯＣＢの制御の下に転送されるべきデータの量はカウン
ト・フイールド‘こおいてバイトで指定される。１つの
周辺装置が転送しなければならないデータがそのカウン
トに一致しない場合エラー条件が起り得る。

このエラーは不正長レコード（山Ｒ）とよばれる。テレ
プロセシング線のような周辺装置はいましばＩＬＲを生
ずる。

そのような周辺装置を制御する処理装置３０内に含まれ
たフ。。グラムは如何に多くのデータが転送されたかの
如き転送に関する情報を知る必要がある。この決定は連
鎖内の各ＤＣＢに対してＩＬＢが検出される時に行われ
る。これは周辺装置がＩＬＲ例外を認識することを必要
とし、処理装置へ割込みをし、そしてサイクル・スチー
ル・ステータス・スタートの転送形式を処理装置から開
始させる。このオペレーションは前述のようにＩＬＲが
周辺装置オペレーションに対する例外ではなく正規状態
である場合時間がかかり望ましくない。ＩＬＲが正規の
ものであり且つしばいま生ずる時、プログラムはその検
出を抑止しエラーとして報告することが望ましいことが
ある。

これは本発明に従って各ＤＣＢにおける制御ワードのペ
ット４において見られる不正長抑止（ＳＩＬ）フラッグ
の使用によって達成することができる。ＳＩＬフラッグ
がオンである時、ＤＣＢにおける周辺装置依存のパラメ
ータ・ワード４は残りステータス・アドレスとして再定
義される。完全なＤＣＢが記憶装置３１から周辺装置制
御ユニット３４へ転送されることを想起すると、残りス
テータス・アドレスはその周辺装置制御ユニットのマイ
クロプロセッサ４７の記憶装置１２４に貯蔵される。

その周辺装置３３が特定のＤＣＢに対するデータ転送を
終っている時、それはその後のサイクル・スチール転送
オペレーション中残りステータス・アドレスを使いその
残りカウント（データ転送後に残っているカウント）及
び２個までの追加のデバイス（周辺装置）ステータス・
ワードを記憶装置３１に貯蔵する。１であるＳＩＬビッ
トは実際には例外条件ではないものとしてＩＬＲを定義
している。

報告する例外条件がないと、その周辺装置はＤＣＢの連
鎖アドレス情報（ＤＣＢにおいてそのように指定される
場合）を利用してその連鎖における次のＤＣＢを得る。
処理装置３０１こおけるプログラムによって必要とされ
る情報が自動的に貯蔵されるので、プログラムは各ＤＣ
Ｂフェッチ及び実行の後その周辺装置へのサイクル・ス
チール・ステータス・スタート転送を実行する必要がな
い。このオペレーションの望ましい特別機構はプログラ
ムによって定義された記憶装置内の独立したロケーショ
ンに残りステータス情報を貯蔵させ且つＤＣＢの各々に
挿入させるという能力である。

従って、ＤＣＢはプログラマの希望で主記憶装置内に情
報の読出されたブロックを保持してもよい。これは複数
のＤＣＢ連鎖オペレーション中ステータス情報の連続し
たブロックを形成する能力を与え、従って個々のデータ
制御ブロックからステータス情報を分類しなければなら
ないという余分な仕事からプログラマを救うものである
。

【図面の簡単な説明】

第１図は本発明を利用するデータ処理システムの主要構
成素子を示すブロック図、第２図は本発明を利用するデ
ータ処理システムの物理的構成を示す図、第３図は本発
明に従って中央処理装置（ＣＰＵ）における１／０制御
（チャネル）ロジックと周辺装置制御ユニットとを相互
接続する入出力（１ノ０）インターフエース（１／Ｆ）
バスの線を示す図、第４図はデータ処理システムの１／
○制御ロジックの主要構成素子を示すブロック図、第５
図は本発明との相互作用及び本発明の理解に必要な中央
処理装置はしジスタ及びデータ・バスを示す図、第６図
はアドレス情報を処理するために本発明を利用した中央
処理装置のレジス夕及びバスを示す図、第７図は本発明
に従って１／０オペレーションを開始させるためのデー
タ処理システムのプ。 グラム命令及びイミデイェイト・データ制御ブロック（
ＩＤＣＢ）を示す図、第８図は周辺装置制御ユニットへ
転送されるイミディェィト・データ制御ブロック内の情
報及び関連するタイミングを示す図、第９図はオベレー
ト１／０命令（０１０）、ィミディェィト・データ制御
ブロック（ＩＤＣＢ）、データ制御ブロック（ＤＣＢ）
、及びデータの内容及び相互作用を示す図、第１０図は
本発明に従って１／０オペレーションを制御するために
利用されるデータ処理システムの主記憶装置に貯蔵され
たデータ制御ブロック内のデータ制御ブロック及び制御
ワードの内容を示す図、第１１図は本発明に従ってデー
タ処理システムの記憶装置と周辺装置制御ユニットとの
間のサイクル・スチール（ＣＳ）に基くデータの転送に
関連する１／０インターフェース・バス線及びタイミン
グを示す図、第１２図は本発明に従ってインターフェー
ス・バスにおけるその後のコミュニケーションを開始さ
せるために周辺装置制御ユニットをポールするための１
／０インターフェース・バス線及びタイミングを示す図
、第１３図はインターフェース・バスを使用して周辺装
置を選択するために周辺装置制御ユニットから周辺装置
制御ユニットへ逐次ポール信号が伝播されるという概念
を示す図、第１４図は先行の周辺装置制御ユニットから
ポール信号を受け、インターフェースを捕捉し、データ
処理システムの１／０制御ロジックにそれを信号で戻す
ための主要構成素子を示す図、第１５図は本発明の１／
０インターフェース・バスに接続された周辺装置制御ユ
ニットの主要構成素子を示す図、第１６図はインターフ
ェース・バスを周辺装置制御ユニットに接続するチャネ
ル・インターフェース・ロジックの主要構成素子のブロ
ック図、第１７図は特定の周辺装置制御ユニットの一部
分として本発明の好ましい実施例において利用されるマ
イクロプロセッサの主要構成素子を示す図、第１８図は
本発明に従って周辺装置制御ユニットの周辺装置制御ロ
ジック内のマイクロプロセッサの種々のデータ・バスと
１／０インターフェースとの相互接続を示すブロック図
、第１９図は本発明のインターフェース・バスを利用し
て周辺装置制御ユニットが中央処理装置へ割込みリクエ
ストを発生する方法の詳細な論理図、第２０図は第２０
Ａ図及び第２０Ｂ図の配置を示す図、第２０Ａ図及び第
２０Ｂ図は周辺装置制御ユニットが優先順位レベルに従
って１／０バスの複数の割込みリクエスト・ィン線の１
つを付勢しそして周辺装置の現在の優先順位レベルと中
央処理装置の１／０制御ロジックからの１／０バスにお
いて受け取られたポール同定信号とを比較する方法の詳
細な論理図、第２１図は第２１Ａ図及び第２１Ｂ図の配
置を示す図、第２１Ａ図及び第２１８図は本発明による
周辺装置制御ユニットのポール受信、伝播及び捕捉のた
めの装置の詳細な論理図、第２２図は第２２Ａ図及び第
２２８図の配置を示す図、第２２Ａ図及び第２２Ｂ図は
本発明による１／０制御ロジックの優先順位割込み決定
ロジックの詳細な論理図、第２３図は第２３Ａ図及び第
２３８図の配置を示す図、第２３Ａ図及び第２３Ｂ図は
本発明による１／０制御ロジックのポール・シーケンス
制御装置の詳細な論理図、第２４図は本発明の１／０制
御ロジックのインターフェース・ゲート制御装置の詳細
な論理図、第２５図は本発明の１／０制御ロジックのイ
ンターフェース・ゲート制御におけるエラー条件によっ
て発生される制御の詳細な論理図、第２６図は本発明の
１／０制御ロジックのインターフェース・チェック制御
装置の詳細な論理図、第２７図はサイクル・スチールを
利用して周辺装置からの連鎖されたデータ制御ブロック
、データ及び残りステータス情報の内容及び相互作用を
示す図である。ＦＩＧ．ｌ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．７ ＦＩＧ．４ Ｆ．ＩＧ．６ ＦＩＧ．５ ＦＩＧ．８ ＩＧ．９ ＦＩＧ‐；。 Ｆ５Ｇ‐母母 ＦＩＧ．‘２ ＦＩＧ．１３ ＦＩＧ．１４ ＦＩＧ．１５ ＦＩＧ．１７ ＦＩＧ．１６ ＦＩＧ．‘９ め ○ 山 ○ Ｎ ○ い ４ ○ Ｎ ○ い Ｎ ○ い 幻 ○ Ｎ ○ Ｕ く Ｎ 〇 山 ＦＩＧ．２１Ｂ ＦＩＧ．２２Ａ ＦＩＧ．２２ ＦＩＧ．２２８ ＦＩＧ．２３ ＦＩＧ．２３Ａ ＦＩＧ．２３Ｂ ＦＩＧ。 ２４Ａ ＦＩＧ．２４ ＦＩＧ．２４８ ＦＩＧ．２５ ＦＩＧ．２６ ＦＩＧ．２７

Claims (1)

【特許請求の範囲】
1. １ 中央処理装置と、記憶装置と、入出力制御論理装置
   と、インターフエース・バスとを含むデータ処理システ
   ムにおいて使用するための周辺装置制御ユニツトにして
   、 該インターフエース・バスは該周辺装置制御ユニツ
   トから該入出力制御論理装置へサイクル・スチール・リ
   クエストを転送するためのサイクル・スチール・リクエ
   スト線と、それぞれ優先順位レベルと関連した複数の割
   込みリクエスト線より成り、該周辺装置制御ユニツトと
   関連した優先順位レベルの割込みリクエスト線の付勢に
   よつて上記入出力制御論理装置へ割込みリクエストを信
   号するための割込みリクエスト線と、該入出力制御論理
   装置から１つ又は複数個の周辺装置制御ユニツトへポー
   ル信号を転送しそれを他の周辺装置制御ユニツトへ直列
   的に伝播し得るポール信号線と、該入出力制御論理装置
   から該周辺装置制御ユニツトへポール同定信号を転送す
   るためのポール同定線とを含むものにおいて、 該周辺
   装置制御ユニツトの優先順位レベルを貯蔵するための手
   段と、 接続された周辺装置からの割込み要求に応答し
   て、該貯蔵された優先順位レベルと関連する割込みリク
   エスト線の１つを付勢するための手段と、 接続された
   周辺装置からのサイクル・スチール要求に応答して該サ
   イクル・スチール・リクエスト線を付勢するための手段
   と、 該割込みリクエスト線の付勢又はサイクル・スチ
   ール・リクエスト線の付勢に応答して転送されたポール
   同定信号における優先順位レベルと該貯蔵された優先順
   位レベルとが比較一致した時一致信号を発生するための
   手段と、 上記ポール同定信号における所定のサイクル
   ・スチール・コード信号に応答してサイクル・スチール
   ・ポール信号を発生するための手段と、 上記一致信号
   又はサイクル・スチール・ポール信号に応答して他の周
   辺装置制御ユニツトへの上記ポール信号の伝播を防ぐ信
   号を発生するための手段と、より成る周辺装置制御ユニ
   ツト。