JPS6030026B2 - スキユー補正回路 - Google Patents
スキユー補正回路Info
- Publication number
- JPS6030026B2 JPS6030026B2 JP50149600A JP14960075A JPS6030026B2 JP S6030026 B2 JPS6030026 B2 JP S6030026B2 JP 50149600 A JP50149600 A JP 50149600A JP 14960075 A JP14960075 A JP 14960075A JP S6030026 B2 JPS6030026 B2 JP S6030026B2
- Authority
- JP
- Japan
- Prior art keywords
- information
- circuit
- input
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Information Transfer Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は複数装置又は回路からのそれぞれ独立した情報
信号を単一基準クロック信号に同期させる必要がある装
置に適用できる。
信号を単一基準クロック信号に同期させる必要がある装
置に適用できる。
特に並列書込み、読出しを行ない情報を転送する情報記
憶装置及びその制御装置等はいずれかに通常必要となる
。通常並列に転送されて釆る情報は送信側では同一タイ
ミングで送信しても回路、伝送系、素子等のバラッキ等
から同時に受信されないため受信側で誤った解読を行な
う恐れがある。
憶装置及びその制御装置等はいずれかに通常必要となる
。通常並列に転送されて釆る情報は送信側では同一タイ
ミングで送信しても回路、伝送系、素子等のバラッキ等
から同時に受信されないため受信側で誤った解読を行な
う恐れがある。
この様な問題を防ぐため入力情報の時間的バラッキを補
正するためのディスキューバッフア回路が必要となる。
ディスキューバッフア回路においては従来よりいろいろ
な方法が考えられている。即ち、アナログ的に検出して
補正する方法、ディジタル的ではあるが入力信号のビッ
ト長より短い周期の基準クロックを発生させ、このクロ
ックでスキャニングを行ない、スキュー量を検知し、補
正させる方法、特別な基準クロックは発生させないが入
力情報の特定ビットごとにのみスキュー量を検知し、補
正する方法、さらにディジタル的に各入力信号系の情報
の最も遅れて入力された情報を待って補正を行なう方法
等がある。
正するためのディスキューバッフア回路が必要となる。
ディスキューバッフア回路においては従来よりいろいろ
な方法が考えられている。即ち、アナログ的に検出して
補正する方法、ディジタル的ではあるが入力信号のビッ
ト長より短い周期の基準クロックを発生させ、このクロ
ックでスキャニングを行ない、スキュー量を検知し、補
正させる方法、特別な基準クロックは発生させないが入
力情報の特定ビットごとにのみスキュー量を検知し、補
正する方法、さらにディジタル的に各入力信号系の情報
の最も遅れて入力された情報を待って補正を行なう方法
等がある。
しかしこれらは共に多量の物量が必要であり、アナログ
的には補正のできる範囲のバラッキが大きく、スキャニ
ング方法では特殊な基準クロックを発生させる必要があ
り、最後に入力される情報を待って制御をすると、この
回路での処理時間が長くなる等の問題がある。これらの
問題を改善させる為に、本発明は最初に来る情報を基に
して処理する手段を提供するものである。以下従釆使用
されている回路につき簡単に説明する。第４図は従来の
ディスキューバッファ回路を示す。
的には補正のできる範囲のバラッキが大きく、スキャニ
ング方法では特殊な基準クロックを発生させる必要があ
り、最後に入力される情報を待って制御をすると、この
回路での処理時間が長くなる等の問題がある。これらの
問題を改善させる為に、本発明は最初に来る情報を基に
して処理する手段を提供するものである。以下従釆使用
されている回路につき簡単に説明する。第４図は従来の
ディスキューバッファ回路を示す。
この方法は入力された信号を次々にレジスター（記憶装
置）にシフトさせていかせるものでシフトすべきレジス
ター内に情報が入力されているか否かを確認し入力し、
記憶されていたならばそのビットはその記憶装置でスト
ップし、シフトすべきレジスターに情報が記憶されてい
なければさらに次のレジスターに移り進んでいく。この
様にしておくと各信号系の最も出力側のレジスター内に
は常に情報が入力されていることになる。しかし、スキ
ューによりある入力系のレジスターの出力段には情報が
入力されたが他の入力情報系のレジスターの出力段には
まだ情報が入力されてない場合はその情報が来るのを待
って全ての入力情報系の最終レジスター内に情報が入力
されたならば同一タイミングで出力させる。最終レジス
ター内の情報が出力されてしまうとその記憶部に情報が
なくなるため前段のレジスターから次の情報が移って来
る。第４図では入力Ａ側の情報はａｏからａ７のレジス
ター（記憶装置）に情報Ａｏ〜Ａ４が入力されている。
情報Ａｏはすでにａｏの最終レジスター部に移っている
ため広に情報Ｂｏがシフトして来るまで待っており、戊
に情報Ｂｏが入力されると同一タイミングでＡｏ，Ｂｏ
の情報を出力させる。情報Ａ，，〜，Ａ３は移り進むで
きレジスター内に情報が入力されているため待機してい
る。情報へ，氏は移り進むべきレジスター内に情報が入
力されていないため情報をシフトすることができる。こ
の様にして出力には同一タイミングで出力させることが
できる。
置）にシフトさせていかせるものでシフトすべきレジス
ター内に情報が入力されているか否かを確認し入力し、
記憶されていたならばそのビットはその記憶装置でスト
ップし、シフトすべきレジスターに情報が記憶されてい
なければさらに次のレジスターに移り進んでいく。この
様にしておくと各信号系の最も出力側のレジスター内に
は常に情報が入力されていることになる。しかし、スキ
ューによりある入力系のレジスターの出力段には情報が
入力されたが他の入力情報系のレジスターの出力段には
まだ情報が入力されてない場合はその情報が来るのを待
って全ての入力情報系の最終レジスター内に情報が入力
されたならば同一タイミングで出力させる。最終レジス
ター内の情報が出力されてしまうとその記憶部に情報が
なくなるため前段のレジスターから次の情報が移って来
る。第４図では入力Ａ側の情報はａｏからａ７のレジス
ター（記憶装置）に情報Ａｏ〜Ａ４が入力されている。
情報Ａｏはすでにａｏの最終レジスター部に移っている
ため広に情報Ｂｏがシフトして来るまで待っており、戊
に情報Ｂｏが入力されると同一タイミングでＡｏ，Ｂｏ
の情報を出力させる。情報Ａ，，〜，Ａ３は移り進むで
きレジスター内に情報が入力されているため待機してい
る。情報へ，氏は移り進むべきレジスター内に情報が入
力されていないため情報をシフトすることができる。こ
の様にして出力には同一タイミングで出力させることが
できる。
しかしこの方法は情報をシフトさせる場合必ずシフトす
べきレジスター内に情報が入力されているか否かを確認
し行なわなければならないため確認用回路が必要となり
、動作時間も長くかかるため、超スピード化してくる情
報の転送には適用できなくなる。本考案の目的は、多量
な部品を必要とせず、コンパクト化された回路にて、全
てディジタル制御で動作が行なわれ、制御の上で本回路
内にて特定な信号を発生させることなく、スキュー量が
遅れ、進み共に変動しても動作を可能とさせ、その補正
されるスキュー量も遅れ、進み共対称に行なわれるスキ
ュー補正回路を提供することである。
べきレジスター内に情報が入力されているか否かを確認
し行なわなければならないため確認用回路が必要となり
、動作時間も長くかかるため、超スピード化してくる情
報の転送には適用できなくなる。本考案の目的は、多量
な部品を必要とせず、コンパクト化された回路にて、全
てディジタル制御で動作が行なわれ、制御の上で本回路
内にて特定な信号を発生させることなく、スキュー量が
遅れ、進み共に変動しても動作を可能とさせ、その補正
されるスキュー量も遅れ、進み共対称に行なわれるスキ
ュー補正回路を提供することである。
又、オーバースキュ−の検出に際しても簡単に検出でき
る回路構成を提供することである。本発明の特徴とする
ところは、１種のレジスターファイル方式のヂィスキュ
ーバッフア−回路であり、それぞれ独立して入力される
複数系列の入力信号において、最も早く入力された信号
系の基準クロツクを基にしてディジタル的にスキュ−の
補正を中心値に対し対称な変動域まで行なわせようとし
たことである。
る回路構成を提供することである。本発明の特徴とする
ところは、１種のレジスターファイル方式のヂィスキュ
ーバッフア−回路であり、それぞれ独立して入力される
複数系列の入力信号において、最も早く入力された信号
系の基準クロツクを基にしてディジタル的にスキュ−の
補正を中心値に対し対称な変動域まで行なわせようとし
たことである。
スキュー量そのものの最大量はあらかじめ計算で求めら
れるため、その時間量に等しい時間の間はレジスター内
（記憶装置内）に入力信号を記憶させておくことができ
る様に構成し、最初に入力された入力信号から起こりう
るスキュー量の時間後に各系列からの記憶されている入
力信号を同時に読出す構成にある。
れるため、その時間量に等しい時間の間はレジスター内
（記憶装置内）に入力信号を記憶させておくことができ
る様に構成し、最初に入力された入力信号から起こりう
るスキュー量の時間後に各系列からの記憶されている入
力信号を同時に読出す構成にある。
第１図に本発明の回路構成を、第２図にその動作信号を
示す。
示す。
ここでは説明のために入力情報を２系列とし、それぞれ
の回路からの情報は基準クロックに同期した並列情報Ａ
−０，Ｂ−０からＡ−ｘ，Ｂ−ｘとする。又、記憶装置
内のセル数は０から７までとし、セル数当りのビット数
は入力情報の並列数に同じｘとする。クロツクＡは、カ
ウンター回路１に入力されバイナリコード化された信号
Ａ，ＡからＡ３Ａを出力しデータ書込回路３に入力する
。
の回路からの情報は基準クロックに同期した並列情報Ａ
−０，Ｂ−０からＡ−ｘ，Ｂ−ｘとする。又、記憶装置
内のセル数は０から７までとし、セル数当りのビット数
は入力情報の並列数に同じｘとする。クロツクＡは、カ
ウンター回路１に入力されバイナリコード化された信号
Ａ，ＡからＡ３Ａを出力しデータ書込回路３に入力する
。
ここでは入力信号を基に記憶装置５の指定セルを選択す
る信号に変換すると共に書込指定タイミング信号ＢＡに
より入力情報データＡ−０からＡ−ｘまでを同一セル内
に記憶させる。記憶装置５は書込み読出しが可能でかつ
書込みを行なうと同時に読出しが可能ものである。記憶
装置５内にはクロツクＡを基に作り出される書込指定タ
イミング信号ＢＡにより入力情報をセル０から７まで次
々と記憶していき、セル７まで記憶させると再びセル０
にもどり次の入力情報を記憶させていく。タイミング信
号として表わすと信号ＤＡｏからＤＡ７となる。同様に
Ｂ側回路からの入力信号とその基準クロックも同一動作
を行ない記憶装置６内の情報は信号ＤＢからＤＢとなる
。なおここではＢ側からの入力がＡ側からの入力情報に
対し遅れた状態で入力されたとする。カウンター回路１
，２からの他の出力信号はクロック検出回路７に入力さ
れる。クロック検出回路７ではＡ，Ｂ両回路からの入力
情報のうち先んじて記憶装置に記憶した側を検出して信
号ＴＤを出力し先に入力した側からのクロツクを出力せ
しめるクロック切替回路８｝こ指命する。クロック検出
回路７からの信号により動作を開始した時点から特定時
間経過させるべきクロック同期ディレ−回路１１を動作
させる。この特定時間はオーバースキューの検出をどの
範囲にするかにより決定される。又スキュー量が変動し
、記憶装置には入力されたが、出力する場合にマージン
がなくなる時がある為にその様な場合が起こりうる状態
をクロック検出回路７で検出し、この遅延時間を制御さ
せる。ここでは遅延分は４クロックビット分とし、信号
ＤＬを出力する。カウンター回路１２ではスタート時点
を制御されたＤＬ信号により動作を開始して、信号Ｃ，
Ａから信号Ｃ，Ｃを出力し、データ読出回路１３，１４
に信号を入力させ、指定されたカウンター回路１２から
の信号Ｃ，ＡからＣ，Ｃを記憶装置で記憶している情報
の議出しが可能な如くに変換し、データセレクター回路
９，１０１こて記憶装置５，６からの情報を次々に議出
していく。この時の論出しは記憶装置５，６共に同一タ
イミングで行なわれる。出力クロツク発生回路１７では
記憶装置５，６から読出された情報をレジスター回路１
５，１６に取り込むトリガーパルスＲＣを発生させると
共にレジスター回路１ ５，１６からの出力信号データ
ＡＣ、データＢＣと同期したクロック信号Ｃを出力する
。第２図の信号ＤＣは信号ＴＣ、及びＤＬ‘こより記憶
装置５，６から読出された情報であり、並列に読出され
ているＡ側からの情報０からｘとＢ側の情報０からｘの
代表ビットを示し、データＡＣ、データＢＣ信号を並列
情報ビットの代表として表示している。第３図は記憶装
置５，６に記憶されている情報ＤＡｏ〜ＤＡｘ、ＤＢｏ
〜ＤＢｚを読出すタイミングを示した図であり、クロツ
ク同期ディレー回路１１から出力する信号ＤＬが固定の
場合（ここでは４クロックビット長遅延：Ｔ）それぞれ
Ｘ点で情報を読出す。信号ＤＬが制御される場合、たと
えば記憶されている情報の最良点のタイミングで謙出す
場合には信号ＤＬはｔｏ，ｔｘ，ｔｙ，口と変化し、Ｘ
′点のタイミングで読出される。信号ＤＬが制御されて
いる場合にはしジスター回路１５，１６は複数段必要と
する場合もある。本発明によれば、スキューの変動の状
況により記憶装置からの謙出し点を制御することができ
る。
る信号に変換すると共に書込指定タイミング信号ＢＡに
より入力情報データＡ−０からＡ−ｘまでを同一セル内
に記憶させる。記憶装置５は書込み読出しが可能でかつ
書込みを行なうと同時に読出しが可能ものである。記憶
装置５内にはクロツクＡを基に作り出される書込指定タ
イミング信号ＢＡにより入力情報をセル０から７まで次
々と記憶していき、セル７まで記憶させると再びセル０
にもどり次の入力情報を記憶させていく。タイミング信
号として表わすと信号ＤＡｏからＤＡ７となる。同様に
Ｂ側回路からの入力信号とその基準クロックも同一動作
を行ない記憶装置６内の情報は信号ＤＢからＤＢとなる
。なおここではＢ側からの入力がＡ側からの入力情報に
対し遅れた状態で入力されたとする。カウンター回路１
，２からの他の出力信号はクロック検出回路７に入力さ
れる。クロック検出回路７ではＡ，Ｂ両回路からの入力
情報のうち先んじて記憶装置に記憶した側を検出して信
号ＴＤを出力し先に入力した側からのクロツクを出力せ
しめるクロック切替回路８｝こ指命する。クロック検出
回路７からの信号により動作を開始した時点から特定時
間経過させるべきクロック同期ディレ−回路１１を動作
させる。この特定時間はオーバースキューの検出をどの
範囲にするかにより決定される。又スキュー量が変動し
、記憶装置には入力されたが、出力する場合にマージン
がなくなる時がある為にその様な場合が起こりうる状態
をクロック検出回路７で検出し、この遅延時間を制御さ
せる。ここでは遅延分は４クロックビット分とし、信号
ＤＬを出力する。カウンター回路１２ではスタート時点
を制御されたＤＬ信号により動作を開始して、信号Ｃ，
Ａから信号Ｃ，Ｃを出力し、データ読出回路１３，１４
に信号を入力させ、指定されたカウンター回路１２から
の信号Ｃ，ＡからＣ，Ｃを記憶装置で記憶している情報
の議出しが可能な如くに変換し、データセレクター回路
９，１０１こて記憶装置５，６からの情報を次々に議出
していく。この時の論出しは記憶装置５，６共に同一タ
イミングで行なわれる。出力クロツク発生回路１７では
記憶装置５，６から読出された情報をレジスター回路１
５，１６に取り込むトリガーパルスＲＣを発生させると
共にレジスター回路１ ５，１６からの出力信号データ
ＡＣ、データＢＣと同期したクロック信号Ｃを出力する
。第２図の信号ＤＣは信号ＴＣ、及びＤＬ‘こより記憶
装置５，６から読出された情報であり、並列に読出され
ているＡ側からの情報０からｘとＢ側の情報０からｘの
代表ビットを示し、データＡＣ、データＢＣ信号を並列
情報ビットの代表として表示している。第３図は記憶装
置５，６に記憶されている情報ＤＡｏ〜ＤＡｘ、ＤＢｏ
〜ＤＢｚを読出すタイミングを示した図であり、クロツ
ク同期ディレー回路１１から出力する信号ＤＬが固定の
場合（ここでは４クロックビット長遅延：Ｔ）それぞれ
Ｘ点で情報を読出す。信号ＤＬが制御される場合、たと
えば記憶されている情報の最良点のタイミングで謙出す
場合には信号ＤＬはｔｏ，ｔｘ，ｔｙ，口と変化し、Ｘ
′点のタイミングで読出される。信号ＤＬが制御されて
いる場合にはしジスター回路１５，１６は複数段必要と
する場合もある。本発明によれば、スキューの変動の状
況により記憶装置からの謙出し点を制御することができ
る。
（オーバースキュー量の検出範囲が容易に変えられる。
）本回路部からオーバースキューを検出するための信号
を他の装置へ送信することができる。特別に本回路内で
信号を発生することがなく（発振器を持つことなどは必
要としない。
）本回路部からオーバースキューを検出するための信号
を他の装置へ送信することができる。特別に本回路内で
信号を発生することがなく（発振器を持つことなどは必
要としない。
）入力信号のみで制御が可能である。入力情報の超スピ
ード化に対して対処できる。
ード化に対して対処できる。
第１図は本発明の回路構成図、第２図は第１図各部のタ
イムチャート、第３図は第２図の１部の動作信号の状態
をさらに説明するめの図、第４図は従来例の概略構成図
を示す。 １，２…・・・カウンタ回路、３，４・・・・・・デー
タ書込回路、５，６……記憶装置、７・・・・・・クロ
ツク検出回路、８・・・・・・クロック切替回路、９，
１０・・・・・・データセレクタ回路、１１・・・・・
・クロツク同期デイレー回路、１２・・・・・・カウン
ター回路、１３，１４・・・・・・データ検出回路、１
５，１６…・・・レジスター回路、１７・・・・・・出
力クロック発生回路。 才３図矛４図 オ ー 図， オＺ図
イムチャート、第３図は第２図の１部の動作信号の状態
をさらに説明するめの図、第４図は従来例の概略構成図
を示す。 １，２…・・・カウンタ回路、３，４・・・・・・デー
タ書込回路、５，６……記憶装置、７・・・・・・クロ
ツク検出回路、８・・・・・・クロック切替回路、９，
１０・・・・・・データセレクタ回路、１１・・・・・
・クロツク同期デイレー回路、１２・・・・・・カウン
ター回路、１３，１４・・・・・・データ検出回路、１
５，１６…・・・レジスター回路、１７・・・・・・出
力クロック発生回路。 才３図矛４図 オ ー 図， オＺ図
Claims (1)
- １ それぞれ独立した複数回路からの情報を単一基準ク
ロツクに同期させて出力させるスキユー補正回路におい
て、書込み、読出し動作が可能でかつ、記憶部に書込み
を行なうと同時に同一記憶部の読出しが可能な記憶装置
と、それぞれ独立した回路からの入力情報を入力情報用
クロツクにより前記記憶装置内に独立に記憶させていく
回路と、それぞれの独立した入力情報用クロツクのうち
、最も早く到来した情報の入力情報用クロツクから特定
時間を経過した後に、そのクロツクを基に、各記憶装置
内の対応する位置の情報を、入力された情報の順序に従
がい、同時に読出す回路とからなることを特徴とするス
キユー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50149600A JPS6030026B2 (ja) | 1975-12-17 | 1975-12-17 | スキユー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50149600A JPS6030026B2 (ja) | 1975-12-17 | 1975-12-17 | スキユー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5274246A JPS5274246A (en) | 1977-06-22 |
| JPS6030026B2 true JPS6030026B2 (ja) | 1985-07-13 |
Family
ID=15478736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50149600A Expired JPS6030026B2 (ja) | 1975-12-17 | 1975-12-17 | スキユー補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030026B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490821A (en) * | 1982-12-13 | 1984-12-25 | Burroughs Corporation | Centralized clock time error correction system |
| US4677618A (en) * | 1985-04-04 | 1987-06-30 | International Business Machines Corporation | Method and apparatus for deskewing WDM data transmitted through a dispersive medium |
| US6336192B1 (en) | 1998-02-16 | 2002-01-01 | Nippon Telegraph And Telephone Corporation | Parallel redundancy encoding apparatus |
| JP5889217B2 (ja) * | 2013-01-22 | 2016-03-22 | 日本電信電話株式会社 | 音響信号同期収音再生システムとそのシステムを構成する各装置 |
-
1975
- 1975-12-17 JP JP50149600A patent/JPS6030026B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5274246A (en) | 1977-06-22 |
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