JPS6029029A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPS6029029A JPS6029029A JP11083283A JP11083283A JPS6029029A JP S6029029 A JPS6029029 A JP S6029029A JP 11083283 A JP11083283 A JP 11083283A JP 11083283 A JP11083283 A JP 11083283A JP S6029029 A JPS6029029 A JP S6029029A
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- JP
- Japan
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- converter
- signal
- analog
- output
- conversion
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は直並列形ＡＤ変換器に関する。
従来、複数個のサンプル・ホールド回路（以下Ｓ／Ｈと
略す）とアナログスイッチ（以下ＡＳＷと略す）から成
る直並列形ＡＤ変換器（以下ＡＤＣと略す）がある。詳
細は特願昭５７−１０８３４８号明細書を参照のこと。
略す）とアナログスイッチ（以下ＡＳＷと略す）から成
る直並列形ＡＤ変換器（以下ＡＤＣと略す）がある。詳
細は特願昭５７−１０８３４８号明細書を参照のこと。
そのサンプル・ホールド回路を２個用いた例を第１図に
示す。まずアナログ信号１００が、Ｓ／Ｈへの制御信号
ＳＨＩによって、Ｓ／Ｈ２１−、サンプルされ、その後
ホールドされる。その時、ＡＳＷ３２は、制御信号ＳＡ
によって、Ｓ／Ｈ２１の信号を第１のＡＤ変換器４へ出
力している。第１のＡＤ変換器４は、Ｓ／Ｈ２１がホー
ルドした信号をＡ／Ｄ変換し上位ピットを決定する。そ
の出力はレジスタ４１を通してＤＡ変換器２でアナログ
信号に変換される。
示す。まずアナログ信号１００が、Ｓ／Ｈへの制御信号
ＳＨＩによって、Ｓ／Ｈ２１−、サンプルされ、その後
ホールドされる。その時、ＡＳＷ３２は、制御信号ＳＡ
によって、Ｓ／Ｈ２１の信号を第１のＡＤ変換器４へ出
力している。第１のＡＤ変換器４は、Ｓ／Ｈ２１がホー
ルドした信号をＡ／Ｄ変換し上位ピットを決定する。そ
の出力はレジスタ４１を通してＤＡ変換器２でアナログ
信号に変換される。
サラにこのＤＡ比出力、サンプル・ホールト２１に保持
されている入力信号がアナログスイッチ３１により選択
され引き算器１に入力し、両者の差がとられ、それを第
２ＡＤ変換器３に入力することにより、下位ビットを決
定するものである。
されている入力信号がアナログスイッチ３１により選択
され引き算器１に入力し、両者の差がとられ、それを第
２ＡＤ変換器３に入力することにより、下位ビットを決
定するものである。
この方式の高速化への鍵は、サンプル・ホールトした信
号を第１のＡＤ変換器４がＡＤ変換し、ＤＡ変換器２の
ＤＡ比出力得られるまでの速度を上げることである。こ
の構成では、８／Ｈ２１の出力がＡ８Ｗ３２を通るため
に信号の伝搬遅延が生じ、サンプル・ホールドがサンプ
ル終了してからＤＡ出力値が得られるまでの時間がかか
る問題があった。
号を第１のＡＤ変換器４がＡＤ変換し、ＤＡ変換器２の
ＤＡ比出力得られるまでの速度を上げることである。こ
の構成では、８／Ｈ２１の出力がＡ８Ｗ３２を通るため
に信号の伝搬遅延が生じ、サンプル・ホールドがサンプ
ル終了してからＤＡ出力値が得られるまでの時間がかか
る問題があった。
本発明の目的は、このような欠点を解消し、高速で安定
なＡＤ変換器を提供することにある。
なＡＤ変換器を提供することにある。
本発明は、アナログスイッチを用いずに、第１のＡＤＣ
をＳ／Ｈの数だけ用い、その出力をデジタル切換するこ
とで、直並列形ＡＤＣを実現するものである。
をＳ／Ｈの数だけ用い、その出力をデジタル切換するこ
とで、直並列形ＡＤＣを実現するものである。
以下、本発明を実施例により説明する。第２図にその回
路構成を示し、そのタイムチャートを第３図に示す。ま
ず、Ｓ／Ｈ２１は、制御信号ｓＨ１の論理″１”でアナ
ログ信号１００をサンプルし、論理″０”でホールドす
る。Ｓ／Ｈ２１の出力は、ＡＤ変換器５へ接続されてお
り、制御信号ＡＤＺ−１の立ち下りによって、上位ビッ
トのＡＤ変換が行なわれるものとする。このＡＤ変換出
口は、切換器５１へ接続されており、制御信号ＭＰＸの
論理″１″で切換器５１から出力される。この出力信号
は、レジスタ４１を通り、ＡＤ変換器全体の上位ビット
データになると共に、ＤＡ変換器２に入力され再びアナ
ログ信号に通され差動アンプ１の一方の入力へ接続され
る。この時、アナログスイッチ３１は、制御信号８Ｂの
論理′１”でＳ／Ｈ２１の信号を出力し、差動アンプ１
の他方の入力へ接続される。差動アンプ１はアナログス
イッチ３１からの信号と、ＤＡ変換器からの信号の差を
とり、その出力は、ＡＤ変換器３により、制御信号ＡＤ
２のたとえば立ち下シで下位ビットデータにＡＤ変換さ
れる。この時まで、８／Ｈ２１はデータをホールドして
いる。これでＳ／Ｈ２１にホールドされた値に対するＡ
Ｄ変換が終了する。
路構成を示し、そのタイムチャートを第３図に示す。ま
ず、Ｓ／Ｈ２１は、制御信号ｓＨ１の論理″１”でアナ
ログ信号１００をサンプルし、論理″０”でホールドす
る。Ｓ／Ｈ２１の出力は、ＡＤ変換器５へ接続されてお
り、制御信号ＡＤＺ−１の立ち下りによって、上位ビッ
トのＡＤ変換が行なわれるものとする。このＡＤ変換出
口は、切換器５１へ接続されており、制御信号ＭＰＸの
論理″１″で切換器５１から出力される。この出力信号
は、レジスタ４１を通り、ＡＤ変換器全体の上位ビット
データになると共に、ＤＡ変換器２に入力され再びアナ
ログ信号に通され差動アンプ１の一方の入力へ接続され
る。この時、アナログスイッチ３１は、制御信号８Ｂの
論理′１”でＳ／Ｈ２１の信号を出力し、差動アンプ１
の他方の入力へ接続される。差動アンプ１はアナログス
イッチ３１からの信号と、ＤＡ変換器からの信号の差を
とり、その出力は、ＡＤ変換器３により、制御信号ＡＤ
２のたとえば立ち下シで下位ビットデータにＡＤ変換さ
れる。この時まで、８／Ｈ２１はデータをホールドして
いる。これでＳ／Ｈ２１にホールドされた値に対するＡ
Ｄ変換が終了する。
Ｓ／Ｈ２２は、Ｓ／Ｈ２１より半周期後れてアナログ信
号１００をサンプルし、ホールドする。これをＡＤ変換
器４が上位ビットデータにＡＤ変換し、切換器５１の制
御信号ＭＰＸが切り替わり、今度はＡ、Ｄ変換器４の上
位ビットデータがＤＡ変換され、アナログスイッチ３１
も逆に切換わり、Ｓ／ｌ−１２２の信号を出力する。差
動アンプ１は、それらの差をとり、ＡＤ変換器３で下位
ビットデータについてＡＤ変換される。このように、一
方のＳ／Ｈ出力を、それに対応する第１のＡＤ変換器で
上位ビットについてＡＤ変換する間に、他方のＳ／Ｈの
出力と第２のＡＤ変換器で下位ビットにＡＤ変換してい
る進行波型構成として、高速化を図ることができる。し
かも、本実施例によれば、各Ｓ／Ｈの出力を、アナログ
スイッチ等を通さず、直接第１のＡＤ変換器に入力し、
高速動作が容易なディジタル値の切換器で、各Ｓ／Ｈの
ホールド値に対応するディジタル信号を切換えているの
で、アナログスイッチを通すことによって生じる伝搬遅
延が無くなり、従来の方式に比べて高速化できる。また
ＡＤ変換器ＩＣがアナログスイッチよりも安価になりつ
つあり、低価格で実現できるという効果がある。
号１００をサンプルし、ホールドする。これをＡＤ変換
器４が上位ビットデータにＡＤ変換し、切換器５１の制
御信号ＭＰＸが切り替わり、今度はＡ、Ｄ変換器４の上
位ビットデータがＤＡ変換され、アナログスイッチ３１
も逆に切換わり、Ｓ／ｌ−１２２の信号を出力する。差
動アンプ１は、それらの差をとり、ＡＤ変換器３で下位
ビットデータについてＡＤ変換される。このように、一
方のＳ／Ｈ出力を、それに対応する第１のＡＤ変換器で
上位ビットについてＡＤ変換する間に、他方のＳ／Ｈの
出力と第２のＡＤ変換器で下位ビットにＡＤ変換してい
る進行波型構成として、高速化を図ることができる。し
かも、本実施例によれば、各Ｓ／Ｈの出力を、アナログ
スイッチ等を通さず、直接第１のＡＤ変換器に入力し、
高速動作が容易なディジタル値の切換器で、各Ｓ／Ｈの
ホールド値に対応するディジタル信号を切換えているの
で、アナログスイッチを通すことによって生じる伝搬遅
延が無くなり、従来の方式に比べて高速化できる。また
ＡＤ変換器ＩＣがアナログスイッチよりも安価になりつ
つあり、低価格で実現できるという効果がある。
上記実施例では、サンプル・ホールド、第１のＡＤ変換
器を２組とした場合を示したが同様に、Ｓ／Ｈの数や、
第１のＡＤ変換器の数と、切換器ノ数、アナログスイッ
チの数を増すことは可能で、それにより各部の動作する
速度は、よ）緩和されることは明らかである。
器を２組とした場合を示したが同様に、Ｓ／Ｈの数や、
第１のＡＤ変換器の数と、切換器ノ数、アナログスイッ
チの数を増すことは可能で、それにより各部の動作する
速度は、よ）緩和されることは明らかである。
本発明によれば、直並列形ＡＤ変換器を、伝搬遅延の問
題となるアナログスイッチを用いないで実現できるので
、初段のＡＤ−Ｄ人の速度が向上し、より高速な人り変
換器が実現でき、また、初段に使用する複数のＡＤ変換
器として、安価なＩＣが入手でき、高速化のみならず、
経済性においても、その効果は大きい。
題となるアナログスイッチを用いないで実現できるので
、初段のＡＤ−Ｄ人の速度が向上し、より高速な人り変
換器が実現でき、また、初段に使用する複数のＡＤ変換
器として、安価なＩＣが入手でき、高速化のみならず、
経済性においても、その効果は大きい。
第１図は、従来の直並列ＡＤ変換器の構成図、第２図は
本発明の実施例を示す構成図、第３図はそのタイミング
図である。
本発明の実施例を示す構成図、第３図はそのタイミング
図である。
Claims (1)
- アナログ入力信号を順次サンプル・ホールドにする複数
のサンプル・ホールド手段と、該複数のサンプル・ホー
ルド手段の出力をそれぞれディジタル信号に変換する複
数の第１のＡＤ変換手段と、該複数の第１のＡＤ変換手
段のそれぞれの出力をアナログ信号に順次変換し、該ア
ナログ信号と上記サンプル・ホールド手段のそれぞれの
出力との差を順次求める演算手段と、該演算手段の出力
をディジタル信号に変換する第２のＡＤ変換手段とを有
することを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083283A JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11083283A JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029029A true JPS6029029A (ja) | 1985-02-14 |
| JPH0460374B2 JPH0460374B2 (ja) | 1992-09-25 |
Family
ID=14545791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11083283A Granted JPS6029029A (ja) | 1983-06-22 | 1983-06-22 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591868A2 (en) * | 1992-10-01 | 1994-04-13 | Matsushita Electric Industrial Co., Ltd. | Analog-to-digital converter |
| US6590616B1 (en) | 1997-05-27 | 2003-07-08 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
-
1983
- 1983-06-22 JP JP11083283A patent/JPS6029029A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591868A2 (en) * | 1992-10-01 | 1994-04-13 | Matsushita Electric Industrial Co., Ltd. | Analog-to-digital converter |
| EP0591868A3 (en) * | 1992-10-01 | 1997-04-09 | Matsushita Electric Ind Co Ltd | Analog-to-digital converter |
| US6590616B1 (en) | 1997-05-27 | 2003-07-08 | Seiko Epson Corporation | Image processor and integrated circuit for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460374B2 (ja) | 1992-09-25 |
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