JPS60257624A - 相補型ゲ−ト回路 - Google Patents
相補型ゲ−ト回路Info
- Publication number
- JPS60257624A JPS60257624A JP59114204A JP11420484A JPS60257624A JP S60257624 A JPS60257624 A JP S60257624A JP 59114204 A JP59114204 A JP 59114204A JP 11420484 A JP11420484 A JP 11420484A JP S60257624 A JPS60257624 A JP S60257624A
- Authority
- JP
- Japan
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- fet
- drain
- gate
- level
- channel fet
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＦＥＴを用いた相補型ゲート回路に関する。
ＦＥＴからなる従来の相補型ゲート回路を用いたダイナ
ミックラッチ回路の回路図を第１図に、またこの回路各
部の信号波形を第２図に示す。ＦＥＴＱｌおよびＱ、の
各ドレインの接続点における信号Ｃは、制御信号ａおよ
び入力信号すの各状態に伴ってＬ”レベルから″Ｈルベ
ルまでの値をとる。そしてこの信号ＣによってＦＢＴ
ＱｓおよびＱ４の状態が制御される。例えば信号Ｃのレ
ベルが上がりゲート・ソース間電圧力各ＦＥＴのスレッ
ショルドレベルを越すとＦＥＴ Ｑｓは非導通（ＯＦＦ
） から導通（ＯＮ）へ、一方ＦＥＴ Ｑ、は導通から
非導通へと変化する。
ミックラッチ回路の回路図を第１図に、またこの回路各
部の信号波形を第２図に示す。ＦＥＴＱｌおよびＱ、の
各ドレインの接続点における信号Ｃは、制御信号ａおよ
び入力信号すの各状態に伴ってＬ”レベルから″Ｈルベ
ルまでの値をとる。そしてこの信号ＣによってＦＢＴ
ＱｓおよびＱ４の状態が制御される。例えば信号Ｃのレ
ベルが上がりゲート・ソース間電圧力各ＦＥＴのスレッ
ショルドレベルを越すとＦＥＴ Ｑｓは非導通（ＯＦＦ
） から導通（ＯＮ）へ、一方ＦＥＴ Ｑ、は導通から
非導通へと変化する。
これらＦＥＴ Ｑｓおよび電の導通状態によって出力信
号ｄのレベルが決定され第２図のような波形を示す。
号ｄのレベルが決定され第２図のような波形を示す。
ところでＦＥＴ Ｑ＠ ＊ Ｑａが同時に導通する期間
１．またはｔ、には、電源からＦＥＴ Ｑ４およびＱ、
を通る貫通電流１が流れる。
１．またはｔ、には、電源からＦＥＴ Ｑ４およびＱ、
を通る貫通電流１が流れる。
一般にＣＭＯ８のＬＳＩでは一つのシステムクロックを
共有する多数のダイナミックラッチ回路を使用している
ので、クロックあるいは入力信号の立ち−Ｆがり（ある
いは立ち下がり）のときに各ラッチ回路に同時に貫通電
流が流れる。その結果を源の電力が消耗されてしまうと
いう欠点を有していた。また貫通電流が流れるためにＬ
ＳＩの電源配線インピーダンスおよびＦＥＴのソース抵
抗等による大きな電圧降下を生じ、この電圧降下による
ノイズが発生して回路の誤動作を起こすという欠点をも
有していた。
共有する多数のダイナミックラッチ回路を使用している
ので、クロックあるいは入力信号の立ち−Ｆがり（ある
いは立ち下がり）のときに各ラッチ回路に同時に貫通電
流が流れる。その結果を源の電力が消耗されてしまうと
いう欠点を有していた。また貫通電流が流れるためにＬ
ＳＩの電源配線インピーダンスおよびＦＥＴのソース抵
抗等による大きな電圧降下を生じ、この電圧降下による
ノイズが発生して回路の誤動作を起こすという欠点をも
有していた。
本発明の目的は上記欠点を除去し、複数のＦＥＴが同時
に導通したとき流れる貫通電流が小さい相補型ゲート回
路を提供することにある。
に導通したとき流れる貫通電流が小さい相補型ゲート回
路を提供することにある。
本発明に係る相補型ゲート回路は、第１のＮチャンネル
型ＦＥＴのソースと第１のＰチャンネル型ＦＥＴのソー
スを接続し、前記第１のＮ′ｆヤンネル型ＦＥＴのドレ
インを第２のＮ′：Ｉ−ヤンネル型ＦＥＴのゲートに接
続し、前記第１のＰチャンネル型ＦＥＴのドレインを第
２のＰチャンネル型ＦＥＴのゲートに接続し２、前記第
２のＮチャンネル型ＦＥＴのドレインと前記第２のＰチ
ャンネル型ＦＥＴのドレインを接続したことを特徴とす
る。
型ＦＥＴのソースと第１のＰチャンネル型ＦＥＴのソー
スを接続し、前記第１のＮ′ｆヤンネル型ＦＥＴのドレ
インを第２のＮ′：Ｉ−ヤンネル型ＦＥＴのゲートに接
続し、前記第１のＰチャンネル型ＦＥＴのドレインを第
２のＰチャンネル型ＦＥＴのゲートに接続し２、前記第
２のＮチャンネル型ＦＥＴのドレインと前記第２のＰチ
ャンネル型ＦＥＴのドレインを接続したことを特徴とす
る。
本発明の一実施例に係る相補型ゲート回路使用のダイナ
ミックラッチ回路の回路図を第６図に示す。Ｑｎ、Ｑｙ
はＮチャンネル型ＦＥＴ 、 Ｑａ ＋ ＱｓはＰチャ
ンネル型ＦＥＴであり、Ｖｓｓは低電位の電源あるいは
ＧＮＤ、 Ｖｃｃは高電位の電源である。ＦＥＴ Ｑａ
押よびＱａの各ソースを接続して入力端子ｌとし、ＦＥ
Ｔ ＱｓのドレインはＦＥＴ Ｑｙのゲートに、ＦＥＴ
ＱａのドレインはＦＥＴ Ｑｓのゲートにそれぞれ接
続されている。さらにＦＥＴ Ｑｙのソースは電源ＶＳ
Ｓに、Ｆ’ＥＴＱ、のソースは電源Ｖｃｃに接続され、
ＦＥＴ Ｑｙ ＋ Ｑａの各ドレインを接続して出力端
子２とする。またＦＥＴ Ｑｓ −Ｑａの各ゲートにそ
れぞれ制御信号ａ、ａが入力し、端子ｌからは入力信号
すが入力する。
ミックラッチ回路の回路図を第６図に示す。Ｑｎ、Ｑｙ
はＮチャンネル型ＦＥＴ 、 Ｑａ ＋ ＱｓはＰチャ
ンネル型ＦＥＴであり、Ｖｓｓは低電位の電源あるいは
ＧＮＤ、 Ｖｃｃは高電位の電源である。ＦＥＴ Ｑａ
押よびＱａの各ソースを接続して入力端子ｌとし、ＦＥ
Ｔ ＱｓのドレインはＦＥＴ Ｑｙのゲートに、ＦＥＴ
ＱａのドレインはＦＥＴ Ｑｓのゲートにそれぞれ接
続されている。さらにＦＥＴ Ｑｙのソースは電源ＶＳ
Ｓに、Ｆ’ＥＴＱ、のソースは電源Ｖｃｃに接続され、
ＦＥＴ Ｑｙ ＋ Ｑａの各ドレインを接続して出力端
子２とする。またＦＥＴ Ｑｓ −Ｑａの各ゲートにそ
れぞれ制御信号ａ、ａが入力し、端子ｌからは入力信号
すが入力する。
従来例と異なりＦＥＴ Ｑａ ？ Ｑａの各ドレイン出
力が接続されていないので、ＦＥＴ Ｑ？のゲートには
信号Ｃ０が、ＦＥＴ Ｑａのゲートには信号Ｃ１が入力
する。そして出力信号ｄが端子２から出力される。これ
らの信号および貫通電流ｌのタイミング図を第４図に示
す。
力が接続されていないので、ＦＥＴ Ｑ？のゲートには
信号Ｃ０が、ＦＥＴ Ｑａのゲートには信号Ｃ１が入力
する。そして出力信号ｄが端子２から出力される。これ
らの信号および貫通電流ｌのタイミング図を第４図に示
す。
以下回路内部の動作について説明する。
まず制御信号ａｉＪ″−”Ｈ’レベルのときにはＦＥＴ
ＱＢおよびＱａはＯＮとなり、さらにこの期間内に入
力信号すがＩＬＩレベルからＨ”レベルに立ち上がると
ＦＥＴ Ｑｓのドレイン出力Ｃ１は１Ｌ輯レベルから立
ち上がるがＩＨ″レベルまでには到らず、”Ｈ”レベル
よりレペ／ｌ／ ＶＮ（−ｖＴＨＮ＋△ＶＴａＮ）だけ
落ちた電位となる。ここでＶＴＨＮ はＦＥＴ Ｑｓの
設計段階でのスレッショルドレベル、△ｖＴＨＮは本回
路内においてバックバイアスが加えられた時のＦＥＴ
ＱＢのスレッショルドレベルの上昇分を表わす。一方Ｆ
ＥＴ Ｑ、のドレイン出力Ｃ１はこのとき１Ｈ″レベル
まで立ち上がる。次に制御信号ａが”Ｌ”レベルになる
とＦＥＴＱ、およびＱ、がＯＦＦとなり、信号Ｃ，，Ｃ
，および出力信号ｄはそれぞれ保持される。そして入力
信号すが１Ｈ″レベルからｌＬルベルに変わった後再び
制御信号ａが１Ｈ″レベルになると、ＦＥＴ Ｑｓ ＋
ＱｓがＯＮするので信号”Ｉ ＊ Ｃｔは入力信号す
に引かれてレベルダクンする。その結果信号Ｃ１はＩＬ
ｌレベルとなるが、信号ＣＩは′Ｌルベルまで下がらず
、ｗＬルベルよりレベルＶｐ（−ＶＴＨｐ＋△ＶＴＨり
）だけ高い電位トナル。レベルＶＮの場合と同様にここ
でＶＴＨｐおよび△ＶＴＨｐはそれぞれＦＥＴ Ｑａの
スレッショルドレベルおよびＦＥＴ Ｑａのスレッショ
ルドレベルの上昇分を表わす。
ＱＢおよびＱａはＯＮとなり、さらにこの期間内に入
力信号すがＩＬＩレベルからＨ”レベルに立ち上がると
ＦＥＴ Ｑｓのドレイン出力Ｃ１は１Ｌ輯レベルから立
ち上がるがＩＨ″レベルまでには到らず、”Ｈ”レベル
よりレペ／ｌ／ ＶＮ（−ｖＴＨＮ＋△ＶＴａＮ）だけ
落ちた電位となる。ここでＶＴＨＮ はＦＥＴ Ｑｓの
設計段階でのスレッショルドレベル、△ｖＴＨＮは本回
路内においてバックバイアスが加えられた時のＦＥＴ
ＱＢのスレッショルドレベルの上昇分を表わす。一方Ｆ
ＥＴ Ｑ、のドレイン出力Ｃ１はこのとき１Ｈ″レベル
まで立ち上がる。次に制御信号ａが”Ｌ”レベルになる
とＦＥＴＱ、およびＱ、がＯＦＦとなり、信号Ｃ，，Ｃ
，および出力信号ｄはそれぞれ保持される。そして入力
信号すが１Ｈ″レベルからｌＬルベルに変わった後再び
制御信号ａが１Ｈ″レベルになると、ＦＥＴ Ｑｓ ＋
ＱｓがＯＮするので信号”Ｉ ＊ Ｃｔは入力信号す
に引かれてレベルダクンする。その結果信号Ｃ１はＩＬ
ｌレベルとなるが、信号ＣＩは′Ｌルベルまで下がらず
、ｗＬルベルよりレベルＶｐ（−ＶＴＨｐ＋△ＶＴＨり
）だけ高い電位トナル。レベルＶＮの場合と同様にここ
でＶＴＨｐおよび△ＶＴＨｐはそれぞれＦＥＴ Ｑａの
スレッショルドレベルおよびＦＥＴ Ｑａのスレッショ
ルドレベルの上昇分を表わす。
すなわち信号Ｃ１およびＣ１のレベルはある範囲内に制
限され、その結果ＦＥＴ Ｑｙ ＋ Ｑａが同時にＯＮ
となる期間ｔ、またはｔ４は第４図に示されるように従
来例における期間ｔ１．ｔ！、Ｈり短いものとなる。従
って電源ＶＣＣからＦＥＴ Ｑｓ ＝ Ｑ？を通って流
れる貫通電流ｉは従来例と比べて非常に小さいものにな
る。
限され、その結果ＦＥＴ Ｑｙ ＋ Ｑａが同時にＯＮ
となる期間ｔ、またはｔ４は第４図に示されるように従
来例における期間ｔ１．ｔ！、Ｈり短いものとなる。従
って電源ＶＣＣからＦＥＴ Ｑｓ ＝ Ｑ？を通って流
れる貫通電流ｉは従来例と比べて非常に小さいものにな
る。
貫通電流ｉが減少するのでそれに伴い回路のパワーダウ
ンも最小限にくい止めることかできる。さらにスイッチ
ングスピードが向上されることは言うまでもない。
ンも最小限にくい止めることかできる。さらにスイッチ
ングスピードが向上されることは言うまでもない。
第５図、第６図、第７図に本発明の他の実施例を示す。
第５図はスタティックラッチ、第６図はデータセレクタ
付のダイナミックラッチ、第７図はダイナミックＤタイ
プフリップフロップの各回路図である。各図においてａ
ｅ ａｌ＊ ａｔはそれぞれ制御信号を表わす。
付のダイナミックラッチ、第７図はダイナミックＤタイ
プフリップフロップの各回路図である。各図においてａ
ｅ ａｌ＊ ａｔはそれぞれ制御信号を表わす。
以上説明したように本発明によれば、貫通電流の大きさ
が小さくなるためＬＳＩの電源配線インピーダンスおよ
びＦＥＴのソース抵抗等による電圧降下も減少してノイ
ズの発生を抑制でき、従って回路の誤動作を防止するこ
とができる。さらに貫通電流による電力の消耗を（い止
めるとともにスイッチングスピードが向上するという利
点が生じる。
が小さくなるためＬＳＩの電源配線インピーダンスおよ
びＦＥＴのソース抵抗等による電圧降下も減少してノイ
ズの発生を抑制でき、従って回路の誤動作を防止するこ
とができる。さらに貫通電流による電力の消耗を（い止
めるとともにスイッチングスピードが向上するという利
点が生じる。
このように本発明によるゲート回路は有用なものである
が、動作面に限らず回路の構造面においても次のような
利点がある。すなわち第１の実施例におけるＦＥＴ ５
、６の各ドレインを接続しないのでゲート回路の占有
面積を小さくでき、かつゲート回路への電源あるいはＧ
ＮＤのメタル配線幅およびＦＥＴのソース電極の拡散層
幅を小さくすることができるので、その分チップサイズ
の小さい０ＭＯ８ＬＳＩを提供することができる。
が、動作面に限らず回路の構造面においても次のような
利点がある。すなわち第１の実施例におけるＦＥＴ ５
、６の各ドレインを接続しないのでゲート回路の占有
面積を小さくでき、かつゲート回路への電源あるいはＧ
ＮＤのメタル配線幅およびＦＥＴのソース電極の拡散層
幅を小さくすることができるので、その分チップサイズ
の小さい０ＭＯ８ＬＳＩを提供することができる。
第１図は従来例に係る相補型ゲート回路を用いたダイナ
ミックラッチ回路の回路図、第２図は第１図に示したラ
ッチ回路各部の信号波形図、第８図は本発明の一実施例
に係る相補型ゲート回路を用いたダイナミックランチ回
路の回路図、第４図は第８図に示したラッチ回路各部の
信号波形図。 第５図、第６図、第７図は本発明の他の実施例でそれぞ
れスタティックラッチ回路、データセレクタ付ダイナミ
ックラッチ回路、ダイナミックＤタイプフリップフロッ
プの各回路図である。 Ｑ１〜Ｑヨ・・・・・・ＦＥＴ。 ａｈ８・・・・・・・・・制御信号。 ｂ・・・・・・・・・・・・・・・入力信号。 Ｃ・・・・・・・・・・・・・・・ＦＥＴ Ｑ＋ −Ｑ
ｔの出力信号。 Ｃ１・・・・・・・・・・・・・・・ＦＥＴ ＱＢの出
力信号。 Ｃ２・・・・・・・・・・・・・・・ＦＥＴ Ｑｓの出
力信号。 ｄ・・・・・・・・・・・・・・・出力信号。 ｉ・・・・・・・・・・・・・・・貫通電流。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 音 第１図 第２図 第３図 第４図
ミックラッチ回路の回路図、第２図は第１図に示したラ
ッチ回路各部の信号波形図、第８図は本発明の一実施例
に係る相補型ゲート回路を用いたダイナミックランチ回
路の回路図、第４図は第８図に示したラッチ回路各部の
信号波形図。 第５図、第６図、第７図は本発明の他の実施例でそれぞ
れスタティックラッチ回路、データセレクタ付ダイナミ
ックラッチ回路、ダイナミックＤタイプフリップフロッ
プの各回路図である。 Ｑ１〜Ｑヨ・・・・・・ＦＥＴ。 ａｈ８・・・・・・・・・制御信号。 ｂ・・・・・・・・・・・・・・・入力信号。 Ｃ・・・・・・・・・・・・・・・ＦＥＴ Ｑ＋ −Ｑ
ｔの出力信号。 Ｃ１・・・・・・・・・・・・・・・ＦＥＴ ＱＢの出
力信号。 Ｃ２・・・・・・・・・・・・・・・ＦＥＴ Ｑｓの出
力信号。 ｄ・・・・・・・・・・・・・・・出力信号。 ｉ・・・・・・・・・・・・・・・貫通電流。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 音 第１図 第２図 第３図 第４図
Claims (1)
- 第１のＮチャンネル型ＦＥＴ （電界効果トランジスタ
）のソースと第１のＰチャンネル型ＦＥＴのソースを接
続し、前記第１のＮチャンネル型ＦＥＴのドレインを第
２のＮチャンネル型ＦＥＴのゲートに接続し、前記第１
のＰチャンネル型ＦＥＴのドレインを第２のＰチャンネ
ル型ＦＥＴのゲートに接続し、前記第２のＮチャンネル
型ＦＥＴのドレインと前記第２のＰチャンネル型ＦＥＴ
のドレインを接続したことを特徴とする相補型ゲート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114204A JPS60257624A (ja) | 1984-06-04 | 1984-06-04 | 相補型ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114204A JPS60257624A (ja) | 1984-06-04 | 1984-06-04 | 相補型ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257624A true JPS60257624A (ja) | 1985-12-19 |
Family
ID=14631811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114204A Pending JPS60257624A (ja) | 1984-06-04 | 1984-06-04 | 相補型ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583451A (en) * | 1993-03-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Polarity control circuit which may be used with a ground bounce limiting buffer |
| WO2010006826A1 (en) * | 2008-07-17 | 2010-01-21 | Audioasics A/S | A controlled overlap driver circuit |
-
1984
- 1984-06-04 JP JP59114204A patent/JPS60257624A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583451A (en) * | 1993-03-19 | 1996-12-10 | Advanced Micro Devices, Inc. | Polarity control circuit which may be used with a ground bounce limiting buffer |
| WO2010006826A1 (en) * | 2008-07-17 | 2010-01-21 | Audioasics A/S | A controlled overlap driver circuit |
| US8542847B2 (en) | 2008-07-17 | 2013-09-24 | Analog Devices A/S | Controlled overlap driver circuit |
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