JPS60239050A - 半導体基板の位置合わせ方法 - Google Patents
半導体基板の位置合わせ方法Info
- Publication number
- JPS60239050A JPS60239050A JP59094841A JP9484184A JPS60239050A JP S60239050 A JPS60239050 A JP S60239050A JP 59094841 A JP59094841 A JP 59094841A JP 9484184 A JP9484184 A JP 9484184A JP S60239050 A JPS60239050 A JP S60239050A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- bonding
- bumps
- bonding tool
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000003909 pattern recognition Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 12
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業」―の利用分野〉
本発明は、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）方式もしくはフィルムキャリア方式と呼
ばれる半導体組立て方法で製造される半導体装置の半導
体基板に関する。
ｏｎｄｉｎｇ）方式もしくはフィルムキャリア方式と呼
ばれる半導体組立て方法で製造される半導体装置の半導
体基板に関する。
〈従来技術〉
従来、ＴＡＢ方式のイナーリー［゛ボンディング工程は
、第２図で示す様に行なわれている。即も、ボンディン
グツール１と外部電極引出片（以下イナーリードという
）２と半導体基板（チップ）４の王者が完全に位置合わ
せされた後、ボンディングツール１が下降してイナーリ
ード２と半導体基板４の図示しない電極に形成されたバ
ンプ３が接合される。このと外の位置合わせは、まず、
ボンディングツール１の下降位置に半導体基板４を合わ
せ、次に、半導体基板４上のバンプ３とイナーリード２
とを合わせる、という順序で行なわれる。前者のボンデ
ィングツール１と半導体基板４の位置合わせは、ボンデ
ィング装置付属のテレビ５の画面を用いて第３図に示す
ように第２図を−Ｌから見ながら行なう。
、第２図で示す様に行なわれている。即も、ボンディン
グツール１と外部電極引出片（以下イナーリードという
）２と半導体基板（チップ）４の王者が完全に位置合わ
せされた後、ボンディングツール１が下降してイナーリ
ード２と半導体基板４の図示しない電極に形成されたバ
ンプ３が接合される。このと外の位置合わせは、まず、
ボンディングツール１の下降位置に半導体基板４を合わ
せ、次に、半導体基板４上のバンプ３とイナーリード２
とを合わせる、という順序で行なわれる。前者のボンデ
ィングツール１と半導体基板４の位置合わせは、ボンデ
ィング装置付属のテレビ５の画面を用いて第３図に示す
ように第２図を−Ｌから見ながら行なう。
ところが、このテレビ５の画面には、超ＬＳＩなどでは
各辺１０数本という高密度のイナーリード２と半導体基
板４とが重畳して写し出されるため、半導体基板４の外
形線４ａがイナーリード２で殆んど隠れ、ボンディング
ツール１の位置を示す画面上のガイドライン７どの位置
合わせが困難となる。このため、従来、オペレーターが
適宜マニピュレーターを操作してイナーリード２を動か
せ、位置合わせ視野からイナーリード２を除いて、外形
線４ａとガイドライン７とを合わせる方法や別のステー
ジで半導体基板４を位置合わせした後、精度良くボンデ
ィングツ−ルまで半導体基板４を搬送する方法が用いら
れて趣だ。しかしなが呟前者の場合は手動操作が障害と
なり、自動化かで外ないという欠点があり、後者の場合
は半導体基板搬送（幾構を別に設けねばならず、装置が
大型化。
各辺１０数本という高密度のイナーリード２と半導体基
板４とが重畳して写し出されるため、半導体基板４の外
形線４ａがイナーリード２で殆んど隠れ、ボンディング
ツール１の位置を示す画面上のガイドライン７どの位置
合わせが困難となる。このため、従来、オペレーターが
適宜マニピュレーターを操作してイナーリード２を動か
せ、位置合わせ視野からイナーリード２を除いて、外形
線４ａとガイドライン７とを合わせる方法や別のステー
ジで半導体基板４を位置合わせした後、精度良くボンデ
ィングツ−ルまで半導体基板４を搬送する方法が用いら
れて趣だ。しかしなが呟前者の場合は手動操作が障害と
なり、自動化かで外ないという欠点があり、後者の場合
は半導体基板搬送（幾構を別に設けねばならず、装置が
大型化。
複雑化するという欠点がある。
〈発明の目的〉
そこで、本発明の目的は、」−記半導体基板とボンディ
ングツールの位置合わせを容易にし、さらに自動化を可
能にする簡単な半導体基板を提供することである。
ングツールの位置合わせを容易にし、さらに自動化を可
能にする簡単な半導体基板を提供することである。
〈発明の構成および作用〉
」１記目的を達成するため、本発明の構成および作用は
、イナーリードと重ならない半導体基板の部分に、イナ
ーリードと接合されないバンプを形成することにより、
イナーリードと重ならないバンプを目印しにして、半導
体基板がガイドラインに短時間かつ容易に位置合わせさ
れる点に特徴を有する。
、イナーリードと重ならない半導体基板の部分に、イナ
ーリードと接合されないバンプを形成することにより、
イナーリードと重ならないバンプを目印しにして、半導
体基板がガイドラインに短時間かつ容易に位置合わせさ
れる点に特徴を有する。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図において、５はボンディング装置に付属のテレビ
であり、該テレビ５の画面には、第２図に示すイナーリ
ードボンディング（Ｉ Ｌ Ｂ ）工程の位置合わせを
上から見た状態が写されている。また、２は先端が図示
しないバンプと重なるイナーリード、４は矩形の半導体
基板、７はボンディングツール１の位置を示す画面上の
ガイドラインである。また、６は正方形のパターン認識
用バンプで、このパターン認識用バンプ６は、上記半導
体基板４の対角位置にある一対の隅部に、」−記イナ＝
３− 一リード２に重なることなくしかも半導体基板４外形線
４ａに平行かつ近接して夫々形成している。
であり、該テレビ５の画面には、第２図に示すイナーリ
ードボンディング（Ｉ Ｌ Ｂ ）工程の位置合わせを
上から見た状態が写されている。また、２は先端が図示
しないバンプと重なるイナーリード、４は矩形の半導体
基板、７はボンディングツール１の位置を示す画面上の
ガイドラインである。また、６は正方形のパターン認識
用バンプで、このパターン認識用バンプ６は、上記半導
体基板４の対角位置にある一対の隅部に、」−記イナ＝
３− 一リード２に重なることなくしかも半導体基板４外形線
４ａに平行かつ近接して夫々形成している。
」１記構成の半導体基板は、次のように位置合わせされ
る。
る。
まず、上記２つのパターン認識用バンプ６を目印しにし
て、該パターン認識用バンプ６と半導体基板外形線４ａ
の直角をなす隅部との間にガイドライン７の隅部が夫々
位置するよう、マニピュレーター（図示せず）を操作し
て半導体基板支持台（図示せず）を動かせ、該半導体基
板支持台上の半導体基板４をボンディングツール１の下
降位置に合わせる。このようにすると、パターン認識用
バンプ６．６が位置合わせの目印しどなって、上記位置
合わせが正確、簡単にできる。上記位置合わせの際に、
イナーリード２が上記パターン認識用バンプ６．６を隠
すことがないので、上記パターン認識用バンプ６．６は
常に位置合わせの目印しとしての機能を果たす。
て、該パターン認識用バンプ６と半導体基板外形線４ａ
の直角をなす隅部との間にガイドライン７の隅部が夫々
位置するよう、マニピュレーター（図示せず）を操作し
て半導体基板支持台（図示せず）を動かせ、該半導体基
板支持台上の半導体基板４をボンディングツール１の下
降位置に合わせる。このようにすると、パターン認識用
バンプ６．６が位置合わせの目印しどなって、上記位置
合わせが正確、簡単にできる。上記位置合わせの際に、
イナーリード２が上記パターン認識用バンプ６．６を隠
すことがないので、上記パターン認識用バンプ６．６は
常に位置合わせの目印しとしての機能を果たす。
上記実施例では、パターン認識用バンプ６．６を、半導
体基板４の対角位置にある一対の隅部に４− 半導体基板４外形線４ａに平行かつ近接して正方形に夫
々形成しているので、ガイドライン７の２つの隅力吐記
バンプ６とチップ外形線４ａ隅部との間に配置されさえ
すれば、半導体基板４全体がガイドライン７に正確かつ
短時間に位置合わせできる。しかも、オペレーターは、
イナーリード２で殆んど隠れた四辺の外形線４ａを、イ
ナー９−ド２を取除いたりしてガイドライン７に合わせ
る煩わしさから解放され、上記一対の隅部の位置合わせ
に集中でき、ボンディング作業の能率は従来に比して格
段に向上する。また、パターン認識用バンプ６をセンサ
で検出して、位置合わせを自動化することも可能である
。
体基板４の対角位置にある一対の隅部に４− 半導体基板４外形線４ａに平行かつ近接して正方形に夫
々形成しているので、ガイドライン７の２つの隅力吐記
バンプ６とチップ外形線４ａ隅部との間に配置されさえ
すれば、半導体基板４全体がガイドライン７に正確かつ
短時間に位置合わせできる。しかも、オペレーターは、
イナーリード２で殆んど隠れた四辺の外形線４ａを、イ
ナー９−ド２を取除いたりしてガイドライン７に合わせ
る煩わしさから解放され、上記一対の隅部の位置合わせ
に集中でき、ボンディング作業の能率は従来に比して格
段に向上する。また、パターン認識用バンプ６をセンサ
で検出して、位置合わせを自動化することも可能である
。
なお、上記パターン認識用バンプ６は、バンプマスクパ
ターンを変更するだけで工程数を増さず簡単に形成され
る。また、該パターン認識用バンプ６は、半導体基板の
バンプ形成工程においてバンプマスクアラインメント作
業時のアラインノントマークとしても利用できる。
ターンを変更するだけで工程数を増さず簡単に形成され
る。また、該パターン認識用バンプ６は、半導体基板の
バンプ形成工程においてバンプマスクアラインメント作
業時のアラインノントマークとしても利用できる。
なお、本実施例では、パターン認識用バンプを２個の正
方形とし、半導体基板の対角位置にある一対の隅部に設
けたが、該バンプの形状１個数および位置は夫々任意と
することかで外る。
方形とし、半導体基板の対角位置にある一対の隅部に設
けたが、該バンプの形状１個数および位置は夫々任意と
することかで外る。
〈発明の効果〉
以−１−の説明で明らかなように、本発明の半導体基板
はパターン認識用バンプを有するので、イナーリードボ
ンディング工程の位置合わせか、装置を大型化、複雑化
することなく正確かつ短時間に能率良く行なうことがで
きる。
はパターン認識用バンプを有するので、イナーリードボ
ンディング工程の位置合わせか、装置を大型化、複雑化
することなく正確かつ短時間に能率良く行なうことがで
きる。
第１図はボンディング工程の本発明の実施例による位置
合わせに用いるテレビを示す図、第２図はボンディング
工程の位置合わせを示す立面図、第３図はボンディング
工程の従来の位置合わせに用いるテレビを示す図である
。 １・・・ボンディングツール、２・・・イナーリード、
３・・・バンプ、４・・・半導体基板、４ａ・・・半導
体基板外形線、５・・・テレビ、６・・・パターン認識
用バンプ、７・・・ガイドライン。 手続補正書（，２） 昭和５９年７月２０日 昭和５９年特許願第 ９．１８４１ 号２発明の名称 半導体基板 ３補正をする者 事件との関係 特許出願人 住所 大阪府大阪市阿倍野区長池町２２番２２号代表者
佐 伯 旭 ４、代理人 ７、補正の内容 ■ 明細書中、下記の箇所を訂正します。 発明の詳細な説明の欄 （１）第７頁第３行目 ［でトる。−１とあるを、 ［できる。 また本実施例では半導体基板とボンディングツールの位
置合わせを主に述べたが、他の利用法として」１記位置
合わせを該パターン認識用バンプで行った後、さらに今
度はイナーリードと半導体基板を位置合わせする目的で
該バンプを応用でとる。４と訂正します。 以」二 ２−
合わせに用いるテレビを示す図、第２図はボンディング
工程の位置合わせを示す立面図、第３図はボンディング
工程の従来の位置合わせに用いるテレビを示す図である
。 １・・・ボンディングツール、２・・・イナーリード、
３・・・バンプ、４・・・半導体基板、４ａ・・・半導
体基板外形線、５・・・テレビ、６・・・パターン認識
用バンプ、７・・・ガイドライン。 手続補正書（，２） 昭和５９年７月２０日 昭和５９年特許願第 ９．１８４１ 号２発明の名称 半導体基板 ３補正をする者 事件との関係 特許出願人 住所 大阪府大阪市阿倍野区長池町２２番２２号代表者
佐 伯 旭 ４、代理人 ７、補正の内容 ■ 明細書中、下記の箇所を訂正します。 発明の詳細な説明の欄 （１）第７頁第３行目 ［でトる。−１とあるを、 ［できる。 また本実施例では半導体基板とボンディングツールの位
置合わせを主に述べたが、他の利用法として」１記位置
合わせを該パターン認識用バンプで行った後、さらに今
度はイナーリードと半導体基板を位置合わせする目的で
該バンプを応用でとる。４と訂正します。 以」二 ２−
Claims (3)
- （１）外部電極引出片と重ならない半導体基板の部分に
、外部電極引出片と接合されないバンプが形成されてい
ることを特徴とする半導体基板。 - （２）」−記特許請求の範囲第１項に記載の半導体基板
において、」１記バンプは、上記半導体基板の隅部に設
けられていることを特徴とする半導体基板。 - （３）上記特許請求の範囲第２項に記載の半導体基板に
おいて、上記バンプは、対角位置にある一対の隅部に設
けられていることを特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094841A JPS60239050A (ja) | 1984-05-11 | 1984-05-11 | 半導体基板の位置合わせ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094841A JPS60239050A (ja) | 1984-05-11 | 1984-05-11 | 半導体基板の位置合わせ方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60239050A true JPS60239050A (ja) | 1985-11-27 |
| JPH0416017B2 JPH0416017B2 (ja) | 1992-03-19 |
Family
ID=14121261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094841A Granted JPS60239050A (ja) | 1984-05-11 | 1984-05-11 | 半導体基板の位置合わせ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60239050A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536974A (en) * | 1992-05-22 | 1996-07-16 | Sumitomo Electric Industries, Ltd. | Semiconductor device with light reflecting substrate area |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992548A (ja) * | 1973-01-10 | 1974-09-04 |
-
1984
- 1984-05-11 JP JP59094841A patent/JPS60239050A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992548A (ja) * | 1973-01-10 | 1974-09-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536974A (en) * | 1992-05-22 | 1996-07-16 | Sumitomo Electric Industries, Ltd. | Semiconductor device with light reflecting substrate area |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416017B2 (ja) | 1992-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201946201A (zh) | 黏晶裝置及半導體裝置的製造方法 | |
| JPS60239050A (ja) | 半導体基板の位置合わせ方法 | |
| JPS61108144A (ja) | 集積回路を回路ユニツトに接続して組み立てる方法並びにこの方法を実施する装置 | |
| TW202107575A (zh) | 黏晶裝置及半導體裝置的製造方法 | |
| JP2701174B2 (ja) | バンプ付け方法 | |
| JP2533375B2 (ja) | テ―プボンディングにおけるリ―ドとバンプの位置検出方法 | |
| JPH01173174A (ja) | 認識位置補正方法 | |
| JPH0416436Y2 (ja) | ||
| JPS61294508A (ja) | 半導体ペレットの位置決め装置 | |
| JPH0224949A (ja) | 集束イオンビームによるデバイス加工位置合せ装置 | |
| JPH07118492B2 (ja) | テープボンディングの位置決め方法 | |
| JPH0455529B2 (ja) | ||
| JPH02155243A (ja) | 認識装置 | |
| JPH0799399A (ja) | 位置合わせ装置 | |
| JP2979682B2 (ja) | マップを利用した半導体装置の組立方法 | |
| JP3319283B2 (ja) | ボンディング位置のティーチング方法 | |
| JPS63247788A (ja) | パネル位置決め装置 | |
| CN119703260A (zh) | 一种dbc预焊接辅助装置及控制方法 | |
| JP2004151654A (ja) | 電気光学装置、及び電気光学装置の製造方法並びに電子機器 | |
| JPS62291126A (ja) | パタ−ン認識マ−ク | |
| JPH01238668A (ja) | 両面焼付機における版の整合方法 | |
| JP2792285B2 (ja) | 半導体装置の製造方法 | |
| JP2000340113A (ja) | 基板の位置合わせ組立装置 | |
| JPS63252436A (ja) | 超音波ウエツジボンダ | |
| JPH04323836A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |