JPS60230249A - 記憶保護方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、キーを用いた電子計算機の記憶保護方式に関
する。

従来技術と問題点 計算機では記憶データにキー（ＫＥＹ）を付しておき、
データ読取りに当ってはキーを示し、該キーが記憶デー
タに付されているキーに一致すれば当該データ読取りを
許可するという方式をとって記憶データの保護を図るこ
とが行なわれている。

また仮想記憶方式をとる計算機ではＴＬＢ（Ｔａｂｌｅ
　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ）を備え、データ
読取りに当って該ＴＬＢで論理（ロジカル）アドレスを
実（リアル）アドレスに変換してその実アドレスで主記
憶（Ｍａｉｎ　Ｓｔｏｒａｇｅ）等をアクセスする。こ
のＴＬＢを持つ計算機はリアルモードでも動作でき、こ
の場合は論理アドレス−実アドレスであって、ＴＬＢは
本来目的に対しては休止となる。

また計算機には、バッファスト−レンジ（ＢＳ）を備え
、主記憶を続出したときその読出しデータをＢＳへも保
管し、その後同じデータに対して読出し要求があると、
主記憶をアクセスすることなくＢＳより当該データを供
給する、という方式をとるものがある。この場合主記憶
に対してはブロック　フェッチを行ない、ＢＳへはフェ
ッチしたブロックを格納し、該ブロックには主記憶上の
位置を示すタグ（Ｔ　Ａ　Ｇ）を付してそのタグをＴＡ
Ｇメモリに保管するという方式をとる。このようにする
とＴＡＧメモリを見て当該データがバッファストーレッ
ジＢＳにあるか否か判断することができる。

本発明はか＼るバッファメモリＢＳ、テーブルバッファ
ＴＬＢ、およびタグメモリを持ち、記憶保護を行なう計
算機に係る。か＼る計算機ではキーをＴＬＢに付加して
おくのが普通である。即ちキーストーレッジ（Ｋ　Ｓ）
を設け、ＴＬＢに論理アドレスに対する実アドレスを格
納する際、その実アドレスに対するキーをＫＳより読出
して該キーも一緒に格納しておく。しかしこの従来方式
ではメモリアクセス時にＴＬＢがノンヒツトであればキ
ーストーレッジＫＳをアクセスして当該アクセスアドレ
スに対するキーを得てキー照合（プロテクションチェッ
ク）を行なわざるを得ない。ロジカルモードなら、ＴＬ
Ｂノンヒツトなら主記憶のアドレス変換テーブルを引く
などの直接アドレス変換処理に入らざるを得ず、この際
ＫＳもアクセスするのでカミる処理は不可避的であるが
、リアルモードなら、所望データがバッファストーレッ
ジにある場合もあり、これはタグメモリで分るから、キ
ーストーレッジをアクセスしなくてもプロテクションチ
ェックが可能であるはずである。

発明の目的 本発明はか＼る点に着目するものであって、プロテクシ
ョンチェックを可及的に速やかに行なおうとするもので
ある。

発明の構成 本発明は、論理／実アドレス変換用のテーブルバッファ
、読出した主記憶データのコピーを格納するバッファス
ト−レンジ及びそのタグメモリを備える計算機の記憶保
護方式において、データ保護用のキーをテーブルバッフ
ァだけでなくタグメモリにも格納しておき、リアルモー
ト′でのアクセス特にテーブルバッファがノンヒントな
らタグメモリをアクセスし、ヒツトして当該キーが読出
せたらそれによりプロテクションチェックを行なうこと
を特徴とするが、次に実施例を参照しながらこれを説明
する。

発明の実施例 図面は本発明の実施例を示し、ＴＬＢ、　ＫＳ、　ＢＳ
は前述のテーブルバッファ、キースト−レンジ、バッフ
ァメモリであり、そしてＴＭはタグメモリである。ＡＲ
はアドレスレジスタ、ＣＩ、Ｃ２はコンパレータ、Ｐｃ
ｔ、ＰＯ２はプロテクションチェッカー、０１〜Ｇ３は
ゲートである。本発明ではタグメモリＴＭにもキーを書
込み、このキーによるプロテクションチェック用回路Ｃ
２，Ｇ２゜ＰＯ２を設けた点が従来と異なる。

ロジカルモードでのメモリアクセス時にはアドレスレジ
スタＡＲに論理アドレスがセットされ、その一部（アド
レス部であって、残部はデータ）がテーブルバッファＴ
ＬＢをアクセスし、実アドレスＲＡを読出す。この実ア
ドレスＲＡがゲートＧ１を通ってタグメモリＴＭをアク
セスしまた図示しないが該実アドレスがメモリアクセス
用アドレスとなってＢＳ等をアクセスする。またこのと
きキーがレジスタＫＲにセントされ、ＴＬＢから読み出
されたキーとチェッカーＰＣＩで照合され、一致してお
ればアクセス可の信号がオアゲートＧ３を通して出力さ
れる。

テーブルバッファＴＬＢに該当実アドレスＲＡがない場
合はアドレス例外となり、ＤＡＴ　（直接アドレス変換
）に移る。

リアルモードではアドレスレジスタＡＲに実アドレスが
セットされる。該実アドレスの一部（アドレス部）はテ
ーブルバッファＴＬＢをアクセスし、リアルアドレスＲ
Ａ及びキーＫＥＹを読出す。

このリアルアドレスＲＡは（ＴＬＢに存在するなら）レ
ジスタＡＲにセットされたアドレスと同じものであり、
コンパレータＣ１はこれらを比較して一致（ヒント）を
示す出力Ｈを生じ、この出力ＨはチェッカＰｃｔをアク
ティブにして上述のプロテクションチェックを行なわせ
る。また図示しないがＴＬＢから読出した実アドレスＲ
Ａが主記憶等アクセス用アドレスとなり、該主記憶等を
アクセスする。

リアルモードでアドレスレジスタＡＲにセットされたア
ドレス（実アドレス）に対する実アドレスがテーブルバ
ッファＴＬＢに存在しないときはコンベアＣ１で一致が
とれず、この場合はノンヒント出力ＮＨが生じ、アント
ゲ−）Ｇ２が開く。

またリアルモードでは論理／実切換信号Ｌ／Ｒによりゲ
ートＧ１はアドレスレジスタＡＲ側に切換っており、ア
ドレスレジスタＡＲにセ・ノドされたアドレス（実アド
レス）がタグメモリＴＭ及びコンパレータＣ２に入力す
る。これにより、該アドレスのデータがバッファスト−
レンジＢＳにあれば、タグメモリＴＭからそのアドレス
ＲＡとキーＫＥＹが読み出され、前者はコンパレータＣ
２へ後者は第２のパリティチェッカＰＣ２へ入力される
。このタグメモリＴＭから読出した実アドレスＲＡとア
ドレスレジスタＡＲにセットされた実アドレスとは等し
いはずであり、従ってコンパレータＣ２はヒント出力Ｈ
を生じ、この時アンドゲートＧ２は開いているからチェ
ッカＰＣ２がアクティブにされ、レジスタＫＲのキーと
タグメモリＴＭからのキーが該チェッカＰＣ２で比較さ
れ、一致しておればアクセス可の信号がオアゲートＧ３
を通して出力される。タグメモリＴＭにも該当アドレス
ＲＡがなければ一致はとれず、コンパレータＣ２はノン
ヒツト出力ＮＨを生じる。またチェッカＰＣ２で一致が
とれなければアクセス可の信号は出力されず、当該アク
セスは禁止される。

このようにすれば、リアルモード時、ＴＬＢにはないが
タグメモリＴＭにはあるアドレスに対するプロテクショ
ンチェックはＫＳをアクセスすることなく実行でき、該
プロテクションチェックを迅速化することができる。

発明の詳細 な説明したように本発明ではテーブルバッファＴＬＢと
タグメモリＴＭの両方にキーストーレッジＫＳのキーの
コピーを持たせたので、リアルモード時におけるプロテ
クションチェックをＴＬＢがノンヒツトであってもＴＭ
がヒントすればＴＭ内のキーをプロテクションチェック
を行なうことができ、プロテクションチェックの高速化
を可能とすることができる。

【図面の簡単な説明】

図面は本発明の実施例を示すブロック図である。 図でＴＬＢはテーブルバッフ１、ＢＳはパンファスト−
レンジ、ＴＭはタグメモリ、ＰＣＩはプロテクションチ
ェッカである。 出願人　富士通株式会社 代理人弁理士　青　柳　稔

Claims (1)

1. 【特許請求の範囲】 論理／実アドレス変換用のテーブルバッファ、読出した
   主記憶データのコピーを格納するバッファストーレッジ
   及びそのタグメモリを備える計算機の記憶保護方式にお
   いて、 データ保護用のキーをテーブルバッファだけでなくタグ
   メモリにも格納しておき、 リアルモードでのアクセス時にテーブルバッファがノン
   ヒントならタグメモリをアクセスし、ヒツトして当該キ
   ーが読出せたらそれによりプロテクションチェックを行
   なうことを特徴とする記憶保護方式。