JPH02254553A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、仮想記憶方式を採用した情報処理装置に関
するものである。

〔従来の技術〕

仮想記憶方式を採用した情報処理装置として特開昭５８
−１５９２８７号公報に示すものがある。この情報処理
装置では、処理装置より与え・られる仮想アドレスを予
め用意されたアドレス変換テーブルを用いて実アドレス
に変換し、この実アドレスによって主記憶メモリ（ＭＭ
）に対してアクセスする。上記アドレス変換テーブルは
仮想アドレスと実アドレスとを対応させるテーブルであ
り、このテーブルの内当面よく使用する部分を保持する
レジスタをアドレス変換バッファ（ＴＬＢ）と称してい
る。

さらに主記憶メモリＭＭには記憶保護違反をチエツクす
るためにページ単位に数ビットの保護キーデータが保護
キーメモリ（にＹＭ）として設けられているが、アドレ
ス変換バッファＴＬＨに保護キーメモリＫＹＭ上の保護
キーの写しを持たせておき、アドレス変換時に記憶保護
違反のチエツクを同時に実施している。

以上説明したような考慮から設計された従来の情報処理
装置を第２図に示す。図において、（１）は２５６エン
トリを有するアドレス変換バッファＴＬＢであり、ＩＮ
ＤＸは仮想アドレスビット１〜１１を比較するためのイ
ンデックスフィールド、Ｔはアドレス変換バッファＴＬ
Ｂの各エントリの内容が仮想アドレスのアドレス変換に
用いられるか（論理１）又は実アドレスのアドレス変換
はせずに保護キーチエツクのみに使用させるか（論理０
）を示すフラグ、ＲＡは実アドレスベージフィールド、
にＹは実アドレスページフィールドＲＡに対応する保護
キーメモリＫＹＭの保護キーの写し、■はアドレス変換
バッファＴＬＢの各エントリーが有効であることを示す
有効ビットである。（２）は仮想アドレスに対してアド
レス変換を行うかどうかを制御するアドレス変換モード
フラグを保持するアドレス変換モードレジスタを示し、
このフラグが論理１の時、仮想アドレスに対してアドレ
ス変換を行い、論理０の時はアドレス変換を行なわない
ことを示す。（３）はアドレス変換バッファＴＬＢ　（
１）のＲ＾フィールドに書くための仮想アドレスに対応
する実ページアドレスを保持する実ページアドレスレジ
スタ、（４）はアドレス変換バッファＴＬＢ　（１）の
にＹフィールドに書くために保護キーメモリにＹＭから
の保護キーデータを保持する保護キーライトデータレジ
スタにＹＷを示す。

また、（５）は仮想アドレスを保持する仮想アドレスレ
ジスタを示し、ＰＡは仮想アドレスのページアドレス部
分、ＢＡは仮想アドレスのページ内アドレスを示す、（
６）はアドレス変換バッファＴＬＢ　（１）のＫＹフィ
ールドより読み出された保護キーデータを保持する保護
キーリードデータレジスタＫＹＲを示し、この保護キー
データは記憶保護違反を検出する。（７）はアドレス変
換バッファＴＬＢ　（１）のＴフィールドから読み出さ
れるデータとアドレス変換モードフラグレジスタ（２）
との一致をチエツクする比較器、（８）はアドレス変換
バッファＴＬＢ　（１）のＩＮＤＸフィールドと仮想ア
ドレスレジスタ（５）のビット１〜１１との一致をチエ
ツクする比較器、（９）はＴＬＢヒツトの条件を検出す
るためのＡＮＤゲートを示す。

さらに、（１０）は実ページアドレスレジスタ（３）と
仮想アドレスレジスタ（５）の選択を行うセレクタを示
し、アドレス変換モードレジスタ（２）の値が論理１の
時実アドレスベージレジスタ（３）を選択し、論理０の
時は仮想アドレスレジスタ（５）のビット１〜１９を選
択する。（１１）は主記憶メモリＭＭ、保護キーメモリ
にＹＭをアクセスするための実アドレスを保持するため
の物理アドレスレジスタ、（１２）は保護キーデータを
持つ保護キーメモリ、（１３）は主記憶メモリを示す。

次に、各アドレス変換モード毎にその動作を説明する。

［Ａ］アドレス変換モードが指定された場合Ａ１；プロ
グラムよりメモリアクセス要求が発生する場合 この場合、その要求の仮想アドレスが仮想アドレスレジ
スタ（５）にセットされる。仮想アドレス変換ス（５）
にセットされたアドレスのビット１２〜１９によりアド
レス変換バッファＴＬＢ　（１）から各フィールドが読
み出される。アドレス変換バッファＴＬＢ　（１）のＴ
フィールドから読み出されたデータとアドレス変換モー
ドレジスタ（２）の出力との一致が比較器（７）により
検出され、ＩＮＤＸフィールドから読み出されたデータ
と仮想アドレスレジスタ（５）のビット１〜１１の一致
が比較器（８）により検出される１両比較器（７）　、
　（８）の結果が両方とも論理１であり、さらにアドレ
ス変換バッファＴＬＢ　（１）の■フィールドの出力デ
ータが論理１である時、へＮＯゲート（９）　によりＴ
ＬＢヒツトが検出される。同時にアドレス変換バッファ
ＴＬＢ　（１）のにＹフィールドから読み出された保護
キーデータがレジスタＫＹＲにセットされて記憶保護違
反の検出が行なわれる。この時ＴＬＢヒツトで記憶保護
違反が無いということで、アドレス変換バッファＴＬＢ
　（１）のＲ＾フィールドの実ページアドレスと仮想ア
ドレスレジスタ（５）のビット２０〜３１が物理アドレ
スレジスタ（１１）にセットされ主記憶メモリＭＭ（１
３）にアクセスする。

Ａ２　ｉ　ＴＬＢ内に対応するアドレス変換情報がない
場合 すなわちＴＬＢヒツトでない時には、当該変換情報を主
記憶メモリＭＭ（１３）より実ページアドレスレジスタ
ＲＡＲ（３）へ読み出され、セレクタ（１０）により選
択されてアドレス変換バッファＴＬＢ　（１）のＲＡフ
ィールドに書き込まれる。同時にその実ページアドレス
に対応する係謹キーデータも保護キーメモリにＹＭ（１
２）より読み出されレジスタにＹＷ　（４）にセットさ
れアドレス変換バッファＴＬＢ　（１）のにＹフィール
ドに書き込まれ、さらにアドレス変換モードレジスタ（
２）からアドレス変換バッファＴＬＢ　（１）のＴフィ
ールド、仮想アドレスレジスタ（５）よりアドレス変換
バッファＴＬＢ　（１）のＩＮＤＸフィールド、論理１
がアドレス変換バッファＴＬＢ　（１）のＶフィールド
に書き込まれ、アドレス変換情報の書き込みを終了する
。この後前述した処理Ａ１を行う。

［Ｂ］アドレス変換モードが指定されない場合すなわち
アドレス変換が不必要であるため仮想アドレスと実アド
レスは一致する。

Ｂｌ　ｉ　ＴＬＢ（１）が仮想アドレスレジスタ（５）
に保持されている実アドレスに対応する保護キーの写し
を保持している時は処理Ａ１と同一処理を行う。

但し、この時、アドレス変換モードレジスタ（２）の論
理値はＯであり、アドレス変換バッファＴＬＢ（１）の
ＲＡフィールドは仮想アドレスレジスタ（５）のビット
１〜１９と同一である。

Ｂ２；アドレス変換バッファＴｌ、Ｂ　（１）が仮想ア
ドレスレジスタ（５）の実アドレスに対応する保護キー
をもっていない場合 すなわちＴＬＢヒツトでない時には、当該保護キーデー
タを保護キーメモリにＹＭ（１２）より読み出しレジス
タにＹＷ　（４）ヘセットしアドレス変換バッファＴＬ
Ｂ　（１）のにＹフィールドに書き込む。同時に、仮想
アドレスレジスタのビット１〜１９をセレクタ（１０）
により選択し、アドレス変換レジスタＴＬＢ　（１）の
Ｒ＾フィールドに書き込む。さらにアドレス変換モード
レジスタ（２）よりアドレス変換レジスタＴＬＢ　（１
）のＴフィールド、仮想アドレスレジスタ（５）のビッ
ト１〜１１よりアドレス変換レジスタＴＬＢ　（１）の
ＩＮＤＸフィールド、論理１がアドレス変換レジスタＴ
ＬＢ　（１）の■フィールドに書き込まれ処理を終了す
る。この後Ｂ１の処理を行う。

〔発明が解決しようとする課題〕

上述したように、従来の情報処理装置では、アドレス変
換モードが指定された場合も、指定されない場合にもア
ドレス変換バッファＴＬＢを使用するためアドレス変換
情報が頻度の低いアドレス変換モードが指定されない場
合によっては失われるという問題があった。また、通常
、アドレス変換情報を生成するためにはメモリアクセス
を数回伴なうため性能へ影響するという問題があつた。

これに対し、特開昭６３−２０６８４４号公報及び特開
昭６０−２３０２４９号公報には、主記憶キーの写しを
もつバッファを別に設けてアドレス変換バッファやキー
バッファより目的の主記憶キーを得て処理の高速化を図
ることが記載されており、特に上記特開昭８０−２３０
２４９号公報には実アドレスモードの時に先ずアドレス
変換バッファを調べ、ノンヒツトならばキーバッファを
調べることが記載されているが、通常、仮想アドレスリ
クエストの頻度は実アドレスリクエストより非常に高く
、キーによる記憶保護違反によって実アドレスリクエス
トにより仮想アドレスリクエスト用に設定されたアドレ
ス変換バッファエントリーを失うことがあり、大きな損
失になるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、アドレス変換バッファＴＬＢからアドレス変
換情報をアドレス変換モードが指定されてない場合に失
われないようにできるとともにキーによる記憶保護違反
をチエツクしてアドレス変換のペナルティを軽減でき、
アドレス変換バッファＴＬＢのヒツト率を向上させるこ
とができる情報処理装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る情報処理装置は、仮想記憶方式を用い、
アドレス変換テーブルの一部分を保持するアドレス変換
バッファを設け、このアドレス変換バッファ内に保護キ
ーメモリ情報の写しをも格納し、上記アドレス変換バッ
ファをテーブルアドレス変換に用いる情報処理装置にお
いて、上記保謹キーメモリの写しを保持する保護キーバ
ッファを備えて、テーブルアドレス変換モードが指定さ
れない場合は上記保護キーバッファを使用し、テーブル
アドレス変換モードが指定された場合には上記アドレス
変換バッファを使用してメモリアクセスするものである
。

〔作用〕

この発明においては、アドレス変換モードを指定しない
場合のメモリアクセスに、保護キーメモリの写しを保持
する保護キーバッファが使用されるため、この時アドレ
ス変換バッファＴＬＢは使用されなくこのアドレス変換
バッファＴＬＢからアドレス変換情報が失われることが
ない。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、第２図の従来例と同−又は相当部分には同
一符号を用いて省略する。（１４）は２５６エントリを
有する保護キーバッファＫＹＢであり、ＩＮＤＸは仮想
アドレスレジスタ（５）のビット１〜１１と比較するた
めのインデックスフィールド、にＹはそのエントリーが
対応する実アドレスの保護キーの写しであるキーフィー
ルド、■はそのエントリーが有効であるかを示す有効ビ
ットフィールドである。（１５）は保護キーバッファＫ
ＹＢ（１４）のＩＮＤＸフィールドと仮想アドレスレジ
スタ（５）のビット１〜１１が一致しているか否かをチ
エツクする比較器、（１６）は保護キーバッファ）ｔＹ
Ｂ　（１４）のＩＮＤＸフィールドと仮想アドレスのビ
ット１〜１１の一致条件と保護キーバッファにＹＢ　（
１４１のＶフィールドが論理１であることのＡＮＤ条件
をとるＡＮｆｌゲート、（１７）はアドレス変換バッフ
ァＴＬＢ　（２０）のＩ　ＮＤＸフィールドと仮想アド
レスのビット１〜１１の一致条件とアドレス変換バッフ
ァＴＬＢ（２０）の■フィールドが論理１であることの
ＡＮＤ条件をとるＡＮＤゲートを示す。

また、　　（１Ｂ）はアドレス変換バッファＴＬＢ　（
２０）のＲ＾フィールドと仮想アドレスのビット１〜１
９をアドレス変換モードレジスタ（２）の出力によって
選択するセレクタ、（１９）は保護キーバッファにＹＢ
（１４）のＭＹフィールドとアドレス変換バッファ　Ｔ
ＬＢ（２０）のＫＹフィールドをアドレス変換モードレ
ジスタの出力によって選択するセレクタを示し、（２０
）は第２図のアドレス変換バッファＴＬＢ　（１）と路
間−であるが、保護キーバッファＫＹＢ　（１４）を持
つことにより不用となるＴフィールドが除去されたアド
レス変換バッファＴＬＢを示す。

以下図面についてこの発明の詳細な説明する。

［Ｃ］アドレス変換モードが指定された場合この場合は
前述した従来例の処理［Ａ］と略同様で、相異点は、ア
ドレス変換バッファＴＬＢ　（２０）にＴフィールドが
含まれる必要がないため、アドレス変換モードレジスタ
（２）　とＴフィールドの一致を検出する必要がないこ
とと、アドレス変換バッファＴＬＢ　（２０）のにＹフ
ィールドより読出された保護キーデータがアドレス変換
モードレジスタの出力で制御されるセレクタ（１９）で
選択される点である。

［Ｄ］アドレス変換モードが指定されたなかった場合 この場合は、メモリアクセス要求が発生するとその要求
の仮想アドレスが仮想アドレスレジスタ（５）　にセッ
トされる。この時、アドレス変換は必要ないのでアドレ
ス変換バッファＴＬＢ　（２０）は使用されない、仮想
アドレスレジスタにセットされたアドレスのビット１２
〜１９により保護キーバッファにＹＢ　（１４）より各
フィールドが読み出される。保護キーバッファＫＹＢ　
（１４）のＩＮＦＩＸフィールドから読み出されたデー
タと仮想アドレスレジスタ（５）のビット１〜１１の一
致が比較器（１５）により検出される。この比較器（１
５）と保護キーバッファにＹＢ　（１４）の■フィール
ドの両方の論理値が１である時、へＮＯゲート（９）　
によりＸＹ８ヒツトが検出される。

この時、同時に保護キーバッファにＹＢ（１４）のＭＹ
フィールドから読み出された保護キーデータの写しがセ
レクタ（１９）によって選択されてレジスタにＹＲ（８
）にセットされ記憶保護違反がチエツクされる。さらに
仮想アドレスレジスタのビット１〜１９がセレクタ（１
８）により選択され物理アドレスレジスタ（１１）にセ
ットされ次に記憶保護違反がなければメモリアクセスが
行なわれる。

［Ｅ］保護キーバッファＫＹＢ　（１４）にその仮想ア
ドレスに対応する保護キーを持っていない場合すなわち
、にＹＢヒツトでない場合にはそのアドレスに対応する
保護キーデータを保護キーメモリにＹＭ（１２）より読
み出しレジスタＫＹＷ（４）にセットして、保護キーバ
ッファにＹＢ　（１４）のＫＹフィールドに保護キーデ
ータを書き込む、同時に仮想アドレスレジスタ（５）ビ
ット１〜１１を保護キーバッファにＹＢ　（１４）のＩ
ＮＤＸフィールドに書き込み、論理１を保護キーバッフ
ァにＹＢ　（１４）のＶフィールドに書き込む。この後
、前述した処理［Ｄ］を行う。

なお、上記の実施例では、アドレス変換バッファＴＬＢ
と保護キーバッファＫＹＢのセット数が１つの場合につ
いて述べたが、セット数が複数となった場合も同様の効
果を奏する。

（発明の効果） 以上のようにこの発明によれば、アドレス変換モードが
指定されていない場合のメモリアクセス時に使用する保
護キーバッファを備えることにより、アドレス変換バッ
ファＴＬＢのアドレス変換情報を失うことを防ぐことが
できるため、メモリアクセスに伴なうアドレス変換のペ
ナルティを最小限に抑えることができ、さらにアドレス
変換が指定されてない時のメモリアクセスの効率も落さ
ないので性能向上に効果がある。

また、仮想アドレスリクエスト用に生成されたＴＬＢエ
ントリーが実アドレスリクエストによって失われること
がないためＴＬＢのヒツト率が向上し、ＴＬＢミスによ
るアドレス変換のペナルティが軽減されることが上げら
れ、特に、仮想アドレスリクエストの頭度は、通常実ア
ドレスリクエストより非常に高く、実アドレスリクエス
トにより仮想アドレスリクエスト用に設定されたＴＬＢ
エントリーを失うことは大きな損失となるが、このよう
な損失を防ぐ効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による情報処理装置を示す
ブロック構成図、第２図は従来の情報処理装置のブロッ
ク構成図である。 （１）　、　（２０）はアドレス変換バッファＴＬＢ　
、　（２）はアドレス変換モードレジスタ、（３）は実
ページアドレスレジスタ、（４）は保護キーライトデー
タレジスタ、（５）は仮想アドレスレジスタ、（６）は
保護キーリードデータレジスタ、（７）　、　（８）　
、　（１５）は比較器、（９）は３人力ＡＮＤゲート、
（１０）　、　（１８）　、　（１９）はセレクタ、　
（１１）は物理アドレスレジスタ、（１２）は保護キー
メモリにＹＭ　、　（１３）は主記憶メモリＭＭ。 （１４）は保護キーバッファＫＹＢ　、　（１６）、　
（１７）は２人力ＡＮＤゲート。 なお、図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 仮想記憶方式を用い、アドレス変換テーブルの一部分を
   保持するアドレス変換バッファを設け、このアドレス変
   換バッファ内に保護キーメモリ情報の写しをも格納し、
   上記アドレス変換バッファをテーブルアドレス変換に用
   いる情報処理装置において、上記保護キーメモリの写し
   を保持する保護キーバッファを備えて、テーブルアドレ
   ス変換モードが指定されない場合は上記保護キーバッフ
   ァを使用し、テーブルアドレス変換モードが指定された
   場合には上記アドレス変換バッファを使用してメモリア
   クセスすることを特徴とする情報処理装置。