JPS6020397A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6020397A JPS6020397A JP58127770A JP12777083A JPS6020397A JP S6020397 A JPS6020397 A JP S6020397A JP 58127770 A JP58127770 A JP 58127770A JP 12777083 A JP12777083 A JP 12777083A JP S6020397 A JPS6020397 A JP S6020397A
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- load
- semiconductor memory
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は冗長の不良救済用のメモリセルを有した半導体
メモリに関する。
メモリに関する。
第１図はこの種の半導体メモリのうち、ワード線にヒユ
ーズ素子ＦＳが介挿された場合の回路例である。図中Ａ
Ｄはアドレス入プハ １はワード線を選択するための選
択回路で、ナンド回路１．とインバータ１２とからなる
。ＷＬはワード線、ＢＬはビット線、２はメモリセルで
ある０３は電源端子、４，５は高抵抗負荷、６゜７はＮ
チャネル型トランジスタ、８，９はトランスンアゲート
（Ｎチャネル型トランジスタ）である。
ーズ素子ＦＳが介挿された場合の回路例である。図中Ａ
Ｄはアドレス入プハ １はワード線を選択するための選
択回路で、ナンド回路１．とインバータ１２とからなる
。ＷＬはワード線、ＢＬはビット線、２はメモリセルで
ある０３は電源端子、４，５は高抵抗負荷、６゜７はＮ
チャネル型トランジスタ、８，９はトランスンアゲート
（Ｎチャネル型トランジスタ）である。
このものは、メモリセルに不良が発見された場合、その
メモリセルを選択するワード線ＷＬに接続されているヒ
ユーズ素子ＦＳをレーザへγで切断することによシ、た
とえ不良メモリセルが選択されてもワード線ＷＬに信号
が伝わらないＬうにしてその不良メモリセルを非選択に
する。それと同時に不良メモリセルの選択信号に相当す
る信号を冗長制御回路にニジ冗長用（不良救済用）メモ
リセル（図示せず）のうちの１本がｊ；１択されるよう
にアドレス信号が選択回路に与えられる。こうすること
に、ｒ、シ、不良メモリセルが選択されても代りに冗長
用のメモリセルに皿き替えて選択することができるもの
である０ しかしながらこの回路だと、不良セルが発生した場合、
そのワード線を非選択化するためにヒユーズ素子ＦＳを
切った時、ワード線ＷＬはフローティング状態となる。
メモリセルを選択するワード線ＷＬに接続されているヒ
ユーズ素子ＦＳをレーザへγで切断することによシ、た
とえ不良メモリセルが選択されてもワード線ＷＬに信号
が伝わらないＬうにしてその不良メモリセルを非選択に
する。それと同時に不良メモリセルの選択信号に相当す
る信号を冗長制御回路にニジ冗長用（不良救済用）メモ
リセル（図示せず）のうちの１本がｊ；１択されるよう
にアドレス信号が選択回路に与えられる。こうすること
に、ｒ、シ、不良メモリセルが選択されても代りに冗長
用のメモリセルに皿き替えて選択することができるもの
である０ しかしながらこの回路だと、不良セルが発生した場合、
そのワード線を非選択化するためにヒユーズ素子ＦＳを
切った時、ワード線ＷＬはフローティング状態となる。
するとワード線の電圧レベルが変動しやすく、近くの信
号線によるノイズなどに、Ｃシ゛′非選択″が゛選択″
の状態となることがあシ、誤動作の原因となる欠点があ
った。
号線によるノイズなどに、Ｃシ゛′非選択″が゛選択″
の状態となることがあシ、誤動作の原因となる欠点があ
った。
本発明は上記実情に鑑みてなされたもので、ワード線の
７０−ティング状態をなくシ、誤選択を防ぐことができ
る半導体メモリを提供しようとするものである。
７０−ティング状態をなくシ、誤選択を防ぐことができ
る半導体メモリを提供しようとするものである。
本発明は、ワード線と電源または接地との間に抵抗、ま
たは通常オンのトランジスタなどの負荷をセルを非選択
化する方向に接；読するようにしたもので、このことに
よりヒユーズ素子を切ってワード線を非選択化した時、
ワード線はフローティング状態になることなくセル非選
択レベルに保たれ、ノイズなどの影響を受けにくくする
ものである。
たは通常オンのトランジスタなどの負荷をセルを非選択
化する方向に接；読するようにしたもので、このことに
よりヒユーズ素子を切ってワード線を非選択化した時、
ワード線はフローティング状態になることなくセル非選
択レベルに保たれ、ノイズなどの影響を受けにくくする
ものである。
以下図面を参照して本発明の詳細な説明する。なお、以
下の実施例は第１図のものど対応させた場合の例である
から、対応個所には同一符号を付して説明を省略し、特
徴とする点を説明する。第２図は同実施例を示し、ワー
ド線ＷＬと接地との間に、第２図（ａ）の場合は高抵抗
Ｒを、第２図（ｂ）の場合はコンダクタンスの小さいノ
ーマリオンのトランジスタＴＮｆｉ＝接続し、ヒユーズ
素子ＦＳを切った時にワード線ＷＬを非選択レベル（接
地電位）に落ちつかせるようにしたものである。
下の実施例は第１図のものど対応させた場合の例である
から、対応個所には同一符号を付して説明を省略し、特
徴とする点を説明する。第２図は同実施例を示し、ワー
ド線ＷＬと接地との間に、第２図（ａ）の場合は高抵抗
Ｒを、第２図（ｂ）の場合はコンダクタンスの小さいノ
ーマリオンのトランジスタＴＮｆｉ＝接続し、ヒユーズ
素子ＦＳを切った時にワード線ＷＬを非選択レベル（接
地電位）に落ちつかせるようにしたものである。
第３図、第４図はワード線ＷＬを２重化したものに本発
明を適用したものである。ワード線が走る方向を行とし
、データ線が走る方向を列とするとワード線２重化とは
列方向に走る境界線によっていくつかのセクションに分
け、このセクションを選ぶセクションアドレス信号ＳＡ
Ｄと通常の行アドレス信号ＲＡＤとによってメモリセル
につながるワード線を選択するもので、この場合ノア回
路ＩＬを境にしてセル２に直接つながる信号線を第１ワ
ード線ＷＬ、、通常の行アドレスＲＡＤによって選択さ
れる信号線を第２ワード線ＷＬ２と称す。第１ワード線
ＷＬ。
明を適用したものである。ワード線が走る方向を行とし
、データ線が走る方向を列とするとワード線２重化とは
列方向に走る境界線によっていくつかのセクションに分
け、このセクションを選ぶセクションアドレス信号ＳＡ
Ｄと通常の行アドレス信号ＲＡＤとによってメモリセル
につながるワード線を選択するもので、この場合ノア回
路ＩＬを境にしてセル２に直接つながる信号線を第１ワ
ード線ＷＬ、、通常の行アドレスＲＡＤによって選択さ
れる信号線を第２ワード線ＷＬ２と称す。第１ワード線
ＷＬ。
は接地電位レベルで非選択、第２ワード線ＷＬ２は正の
電源電圧レベルで非選択となる０第３図では第２ワード
線ＷＬ２にヒユーズ素子ＦＳが入れてあり、第２ワード
線ＷＬ２と正の電源との間に、第３図（ａ）の場合は高
抵抗Ｒ９第３図（ｂ）の場合はコンダクタンスの小さい
ノーマリオンのトランジスタＴＰ を接続し、ヒユーズ
Ｆ Ｓを切った時には第２ワード線ＷＬ２が非選択レベ
ル（正の電源値位）に保たれるようにしである。
電源電圧レベルで非選択となる０第３図では第２ワード
線ＷＬ２にヒユーズ素子ＦＳが入れてあり、第２ワード
線ＷＬ２と正の電源との間に、第３図（ａ）の場合は高
抵抗Ｒ９第３図（ｂ）の場合はコンダクタンスの小さい
ノーマリオンのトランジスタＴＰ を接続し、ヒユーズ
Ｆ Ｓを切った時には第２ワード線ＷＬ２が非選択レベ
ル（正の電源値位）に保たれるようにしである。
第４図では第１ワード線Ｗ Ｌ 、にヒユーズＦＳを入
れ１第１ワード線ＷＬ、と接地との間に第４図（ａ）の
場合は高抵抗Ｒを、第４図（ｂ）の場合はコンダクタン
スの小さいノーマリオンのトランジスタＴＮ を接続し
、ヒユーズＦＳを切った時に第１ワード線Ｗ Ｌ 、が
非選択レベル（接地電位）に保たれるようにしたもので
ある。
れ１第１ワード線ＷＬ、と接地との間に第４図（ａ）の
場合は高抵抗Ｒを、第４図（ｂ）の場合はコンダクタン
スの小さいノーマリオンのトランジスタＴＮ を接続し
、ヒユーズＦＳを切った時に第１ワード線Ｗ Ｌ 、が
非選択レベル（接地電位）に保たれるようにしたもので
ある。
以上においての負荷（抵抗Ｒ，）ランジスタＴＮ 、
ＴＰ ）は、ヒユーズを切ることのない通常の動作時の
選択時にほとんど影響を及はさない程度の高抵抗のもの
を用い、かつヒユーズを切って非選択化を行なった場合
には、定温を入れた後短時間でワード線を非選択レベル
に落ちつかせるような値のものが必要である。
ＴＰ ）は、ヒユーズを切ることのない通常の動作時の
選択時にほとんど影響を及はさない程度の高抵抗のもの
を用い、かつヒユーズを切って非選択化を行なった場合
には、定温を入れた後短時間でワード線を非選択レベル
に落ちつかせるような値のものが必要である。
第５図（ａ） ＋ （ｂ）、第６図（ａ） 、 （ｂ）
、第７図（ａ） ｌ （Ｌ＋）はそれぞれ第２図（ａ）
、 （ｂ）、第３図（ａ） 、 （ｂ）、Ｍ４図（ａ
） ｊ （ｂ）の回路の応用例である。これら応用例は
、それぞれ通常動作において非選択の際にワード線（第
６図では第２ワード線ＷＬ２、第７図では第１ワード線
ＷＬ、）をドライブするトランジスタ（第２図ではＣＩ
−丁ＯＳインバータ１□のＮチャネル側、第３図ではＣ
ＭＯＳインバータ１３のＰチャイルｄｌ 、 Ｗ ４図
ではノア回路１１のＮテヤイ・ル側）を取ジ除いてワー
ド線に接続した負荷Ｒ、ＴＮ 、 ’ｌ’ｐに＝つて通
常動作においても非選択動作を行な」６うどしたもので
ある。
、第７図（ａ） ｌ （Ｌ＋）はそれぞれ第２図（ａ）
、 （ｂ）、第３図（ａ） 、 （ｂ）、Ｍ４図（ａ
） ｊ （ｂ）の回路の応用例である。これら応用例は
、それぞれ通常動作において非選択の際にワード線（第
６図では第２ワード線ＷＬ２、第７図では第１ワード線
ＷＬ、）をドライブするトランジスタ（第２図ではＣＩ
−丁ＯＳインバータ１□のＮチャネル側、第３図ではＣ
ＭＯＳインバータ１３のＰチャイルｄｌ 、 Ｗ ４図
ではノア回路１１のＮテヤイ・ル側）を取ジ除いてワー
ド線に接続した負荷Ｒ、ＴＮ 、 ’ｌ’ｐに＝つて通
常動作においても非選択動作を行な」６うどしたもので
ある。
この場合の負荷は、通、信動作で非選択の際にはすぐに
非選択レベルにしなければならないため高抵抗にする必
要はないが、選択の際には負荷がワード線を非選択レベ
ルにもっていく時間より、ワード線をドライブするトラ
ンジスタ２１．。
非選択レベルにしなければならないため高抵抗にする必
要はないが、選択の際には負荷がワード線を非選択レベ
ルにもっていく時間より、ワード線をドライブするトラ
ンジスタ２１．。
２１□または２１３が選択レベルにもっていく時間の方
が短くなるような値でなくてはならない。
が短くなるような値でなくてはならない。
即ち、第１図のような従来のま＼のワード線に負荷を接
続しない回路だと、冗長回路を使う時にヒユーズを切っ
た場合、ワード線がフローティング状態になる。ワード
線をフローティング状態のま＼にしておくと、近傍の信
号線によるノイズ、電源の変動などによってワード線に
電圧がチャージされ、せっか＜ ＩＦ−選択化したワー
ド線が選択状態になってしまい、誤動作をする可能性が
ある。この問題を解決するため、第２図、第３図、第４
囚のようにワード線に、高抵抗またはコンダクタンスの
小さいノーマリオンのトランジスタ等の負荷を接続し、
その結果ヒユーズを切った時ワード線のフローティング
をなく’ｔ、、Ｊ、Ｐ選択レベルを保つようにすること
ができる。第５図ないし第７図では、負荷（−高抵抗で
ないものを用いているため、ヒユーズＦＳを切ることに
よる非選択化の際、↓り速くワード線を非選択レベルに
落ちつかせることができる。また通常動作の時にワード
線を非選択レベルにドライブするトランジスタを取シ除
いであるため、容量が減少してアクセス時間は短くなシ
、更にトランジスタ数が減ることにより高密度集、債化
かできるものである。
続しない回路だと、冗長回路を使う時にヒユーズを切っ
た場合、ワード線がフローティング状態になる。ワード
線をフローティング状態のま＼にしておくと、近傍の信
号線によるノイズ、電源の変動などによってワード線に
電圧がチャージされ、せっか＜ ＩＦ−選択化したワー
ド線が選択状態になってしまい、誤動作をする可能性が
ある。この問題を解決するため、第２図、第３図、第４
囚のようにワード線に、高抵抗またはコンダクタンスの
小さいノーマリオンのトランジスタ等の負荷を接続し、
その結果ヒユーズを切った時ワード線のフローティング
をなく’ｔ、、Ｊ、Ｐ選択レベルを保つようにすること
ができる。第５図ないし第７図では、負荷（−高抵抗で
ないものを用いているため、ヒユーズＦＳを切ることに
よる非選択化の際、↓り速くワード線を非選択レベルに
落ちつかせることができる。また通常動作の時にワード
線を非選択レベルにドライブするトランジスタを取シ除
いであるため、容量が減少してアクセス時間は短くなシ
、更にトランジスタ数が減ることにより高密度集、債化
かできるものである。
なお、本発明は上記実施例のみに限られることなく種々
の応用が可能である。例えば上記ではメモリセルがＮチ
ャネル型トランジスタで構成されたものであったが、こ
れがＰチャネル型トランジスタのものでも同様な考え方
で実施できる。またワード線が、ヒユーズ素子以外のと
ころで切断した場合を考慮して、負荷を分割してワード
５殊に接続してもよい。
の応用が可能である。例えば上記ではメモリセルがＮチ
ャネル型トランジスタで構成されたものであったが、こ
れがＰチャネル型トランジスタのものでも同様な考え方
で実施できる。またワード線が、ヒユーズ素子以外のと
ころで切断した場合を考慮して、負荷を分割してワード
５殊に接続してもよい。
以上説明した如く本発明によれば、ヒユーズ素子を切っ
てワード線を非選択化した時、ワード線はフローティン
グ状態になることなくセル非選択レベルに保たれ、ノイ
ズ等の影響を受けにくくシた半４体メモリが提供できる
ものである。
てワード線を非選択化した時、ワード線はフローティン
グ状態になることなくセル非選択レベルに保たれ、ノイ
ズ等の影響を受けにくくシた半４体メモリが提供できる
ものである。
第１図は従来の半導体メモリ回路図、第２図（ａ） 、
（ｂ）ないし第７図（ａ） 、 （ｂ）はそれぞれ本
発明の各実施例の回路図である。 ２・・・メモリセル、３・・・′α源端子、Ｗ Ｌ 。 ＷＬ、、ｗＬ２・・・’／−１’線、ＦＳ・・・ヒユー
ズ素子、ｉ（、ＴＮ 、 ＴＩ’・・・負荷。 出願人代理人 弁理士 鈴 江 武 彦■出 願 人
東芝マイコンエンジニア１ノングー５５７−
（ｂ）ないし第７図（ａ） 、 （ｂ）はそれぞれ本
発明の各実施例の回路図である。 ２・・・メモリセル、３・・・′α源端子、Ｗ Ｌ 。 ＷＬ、、ｗＬ２・・・’／−１’線、ＦＳ・・・ヒユー
ズ素子、ｉ（、ＴＮ 、 ＴＩ’・・・負荷。 出願人代理人 弁理士 鈴 江 武 彦■出 願 人
東芝マイコンエンジニア１ノングー５５７−
Claims (4)
- （１）冗長の不良救済用のメモリセルを有した半ｌメモ
リにおいて、ワード線に介挿したヒユーズ素子と、ワー
ド線と非選択電圧レベルの電源または接地との間に接続
され、前記ヒユーズ素子を切ることによりワード線を非
選択化した時ワード線が非選択電圧レベルに保たれるよ
うにした負荷とを具備したことを特徴とする半導体メモ
リ。 - （２）前記負荷は抵抗素子であることを特徴とする特許
請求の範囲第１項に記載の半導体メモリ。 - （３）前記負荷はＭＯＳ）ランジスタであることを特徴
とする特許請求の範囲第１項に記載の半導体メモリ。 - （４）前記負荷は、前記ワード線と複数個所で接続され
ることを特徴とする特許請求の範囲第１項に記載の半導
体メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127770A JPS6020397A (ja) | 1983-07-15 | 1983-07-15 | 半導体メモリ |
| KR1019840003761A KR850001611A (ko) | 1983-07-15 | 1984-06-29 | 반도체 메모리 |
| US06/630,115 US4587638A (en) | 1983-07-13 | 1984-07-12 | Semiconductor memory device |
| EP84108240A EP0131930B1 (en) | 1983-07-13 | 1984-07-13 | Semiconductor memory device |
| DE8484108240T DE3485734D1 (de) | 1983-07-13 | 1984-07-13 | Halbleiterspeichergeraet. |
| KR2019900003082U KR900010670Y1 (ko) | 1983-07-15 | 1990-03-14 | 반도체메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127770A JPS6020397A (ja) | 1983-07-15 | 1983-07-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020397A true JPS6020397A (ja) | 1985-02-01 |
Family
ID=14968258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127770A Pending JPS6020397A (ja) | 1983-07-13 | 1983-07-15 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6020397A (ja) |
| KR (1) | KR850001611A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292200A (ja) * | 1985-08-20 | 1987-04-27 | エスジーエス―トムソン マイクロエレクトロニクス インク． | 半導体メモリで使用する行デコーダ回路 |
| US4987560A (en) * | 1988-03-30 | 1991-01-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
| JPH04183000A (ja) * | 1990-11-16 | 1992-06-30 | Nec Kyushu Ltd | 半導体メモリ |
| EP0626645A2 (en) * | 1993-05-28 | 1994-11-30 | STMicroelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
| JPH11120787A (ja) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153588A (en) * | 1980-04-25 | 1981-11-27 | Toshiba Corp | Storage device |
| JPS57210500A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor storage device |
-
1983
- 1983-07-15 JP JP58127770A patent/JPS6020397A/ja active Pending
-
1984
- 1984-06-29 KR KR1019840003761A patent/KR850001611A/ko not_active Application Discontinuation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153588A (en) * | 1980-04-25 | 1981-11-27 | Toshiba Corp | Storage device |
| JPS57210500A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor storage device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292200A (ja) * | 1985-08-20 | 1987-04-27 | エスジーエス―トムソン マイクロエレクトロニクス インク． | 半導体メモリで使用する行デコーダ回路 |
| US4987560A (en) * | 1988-03-30 | 1991-01-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH03142797A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリの冗長回路 |
| JPH04183000A (ja) * | 1990-11-16 | 1992-06-30 | Nec Kyushu Ltd | 半導体メモリ |
| EP0626645A2 (en) * | 1993-05-28 | 1994-11-30 | STMicroelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
| EP0626645A3 (en) * | 1993-05-28 | 1998-04-01 | STMicroelectronics, Inc. | Structure for deselecting broken select lines in memory arrays |
| JPH11120787A (ja) * | 1997-05-07 | 1999-04-30 | Lsi Logic Corp | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850001611A (ko) | 1985-03-30 |
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